版图LAYOUT布局经验总结94条

layout布局经验总结

布局前的准备:

1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.

2 Cell名称不能以数字开头.否则无法做DRACULA检查.

3 布局前考虑好出PIN的方向和位置

4 布局前分析电路，完成同一功能的MOS管画在一起

5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。

6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.

7 在正确的路径下(一般是进到~/opus)打开icfb.

8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.

9 将不同电位的N井找出来.

布局时注意:

10 更改原理图后一定记得check and save

11 完成每个cell后要归原点

12 DEVICE的个数是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE 之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线必须先有考虑(与经验及floorplan的水平有关).

13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。

14 尽量用最上层金属接出PIN。

15 接出去的线拉到cell边缘,布局时记得留出走线空间.

16 金属连线不宜过长；

17 电容一般最后画，在空档处拼凑。

18 小尺寸的mos管孔可以少打一点.

19 LABEL标识元件时不要用y0层，mapfile不认。

20 管子的沟道上尽量不要走线;M2的影响比M1小.

21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联.

22 多晶硅栅不能两端都打孔连接金属。

23 栅上的孔最好打在栅的中间位置.

24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.

25 一般打孔最少打两个

26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.

27 薄氧化层是否有对应的植入层

28 金属连接孔可以嵌在diffusion的孔中间.

29 两段金属连接处重叠的地方注意金属线最小宽度

30 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。

31 摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从DEVICE 上跨过去。

32 Text2,y0层只是用来做检查或标志用,不用于光刻制造.

33 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。

34 Pad的pass窗口的尺寸画成整数90um.

35 连接Esd电路的线不能断，如果改变走向不要换金属层

36 Esd电路中无VDDX,VSSX,是VDDB,VSSB.

37 PAD和ESD最好使用M1连接，宽度不小于20um;使用M2连接时,pad上不用打VIA 孔,在ESD电路上打。

38 PAD与芯片内部cell的连线要从ESD电路上接过去。

39 Esd电路的SOURCE放两边，DRAIN放中间。

40 ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly.

41 ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。

42 大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于50um,中间加NWELL,打上NTAP.

43 NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.

44 只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路？上拉P管的D/G 均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用.

45 摆放ESD时nmos摆在最外缘,pmos在内.

46 关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光刻环境一样。匹配分为横向，纵向，和中心匹配。

1221为纵向匹配，12为中心匹配（把上方1转到下方1时，上方2也达到下方2位置）

21

中心匹配最佳。

47 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳.

48 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy 与相邻的第一个poly gate的间距等于poly gate之间的间距.

49 电阻的匹配，例如1，2两电阻需要匹配，仍是1221等方法。电阻dummy两头接地vssx。

50 Via不要打在电阻体,电容(poly)边缘上面.

51 05工艺中resistor层只是做检查用

52 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.

53 电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.

54 电容的匹配，值，接线，位置的匹配。

55 电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属.

56 关于powermos

① powermos一般接pin，要用足够宽的金属线接，

②几种缩小面积的画法。

③栅的间距？无要求。栅的长度不能超过100um

57 Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).

58 金属层dummy要和金属走向一致，即如果M2横走，M2的dummy也是横走向

59 低层cell的pin,label等要整齐,and不要删掉以备后用.

60 匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规定的金属走向一致。

61 不同宽度金属连接的影响？整个layout面积较大时影响可忽略.

62 输出端节电容要小.多个管子并联,有一端是输出时注意做到这点.

63 做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快.

64 最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)

65 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD.

66 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.

67 如果w=20,可画成两个w=10mos管并联

68 并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.

出错检查:

69 DEVICE的各端是否都有连线；连线是否正确；

70 完成布局检查时要查看每个接线的地方是否都有连线，特别注意VSSX，VDDX

71 查线时用SHOTS将线高亮显示，便于找出可以合并或是缩短距离的金属线。

72 多个电阻（大于两根）打上DUMMY。保证每根电阻在光刻时所处的环境一样，最外面的电阻的NPIM层要超出EPOLY2 0.55 um，即两根电阻间距的一半。

73 无关的MOS管的THIN要断开，不要连在一起

74 并联的管子注意漏源合并，不要连错线。一个管子的源端也是另一个管子的源端

75 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.

76 大CELL不要做DIV A检查,用DRACULE.

77 Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.

78 消除电阻dummy的lvs报错，把nimp和RPdummy层移出最边缘的电阻，不要覆盖dummy

79 06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处报错.要在拐角处加宽金属线.

80 最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免改错影响lvs不通过,旧版图也被保存下来了.

81 Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高层cell的布局经常会改动,走线容易因为cell的移动变得混乱.

82 DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.

83 做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间. 容易犯的错误

84 电阻忘记加dummy

85 使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏.

86 使用strech功能时错选.每次操作时注意看图左下角提示.

87 Op电路中输入放大端的管子的衬底不接vddb/vddx.

88 是否按下capslock键后没有还原就操作

节省面积的途径

89 电源线下面可以画有器件.节省面积.

90 电阻上面可以走线，画电阻的区域可以充分利用。

91 电阻的长度画越长越省面积。

92 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.

93 做新版本的layout图时，旧图保存，不要改动或删除。减小面积时如果低层CELL 的线有与外层CELL相连，可以从更改连线入手，减小走线面积。

94 版图中面积被device，device的间隔和走线空间分割。减小面积一般从走线空间入手，更改FLOORPLAN。

版图经验总结

1查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025. 2Cell名称不能以数字开头.否则无法做DRACULA检查. 3布局前考虑好出PIN的方向和位置 4布局前分析电路，完成同一功能的MOS管画在一起 5对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。 6对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点. 7在正确的路径下(一般是进到~/opus)打开icfb. 8更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell 是在其他的library下,被改错. 9将不同电位的N井找出来. 10更改原理图后一定记得check and save 11完成每个cell后要归原点 12 DEVICE的个数是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。 一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线必须先有考虑(与经验及floorplan的水平有关).13如果一个cell 调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。 14尽量用最上层金属接出PIN。 15接出去的线拉到cell边缘,布局时记得留出走线空间.

IClayout布局经验总结.

IC layout布局经验总结 布局前的准备: 1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025. 2 Cell名称不能以数字开头.否则无法做DRACULA检查. 3 布局前考虑好出PIN的方向和位置 4 布局前分析电路，完成同一功能的MOS管画在一起 5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。 6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点. 7 在正确的路径下(一般是进到~/opus)打开icfb. 8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错. 9 将不同电位的N井找出来. 布局时注意: 10 更改原理图后一定记得check and save 11 完成每个cell后要归原点 12 DEVICE的个数是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED 中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线必须先有考虑(与经验及floorplan的水平有关). 13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell 连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来 14 尽量用最上层金属接出PIN。 15 接出去的线拉到cell边缘,布局时记得留出走线空间. 16 金属连线不宜过长； 17 电容一般最后画，在空档处拼凑。 18 小尺寸的mos管孔可以少打一点. 19 LABEL标识元件时不要用y0层，mapfile不认。 20 管子的沟道上尽量不要走线;M2的影响比M1小. 21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联. 22 多晶硅栅不能两端都打孔连接金属。 23 栅上的孔最好打在栅的中间位置. 24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅. 25 一般打孔最少打两个 26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值. 27 薄氧化层是否有对应的植入层 28 金属连接孔可以嵌在diffusion的孔中间.

Layout(集成电路版图)注意事项及技巧总结

Layout主要工作注意事项 ●画之前的准备工作 ●与电路设计者的沟通 ●Layout 的金属线尤其是电源线、地线 ●保护环 ●衬底噪声 ●管子的匹配精度 一、l ayout 之前的准备工作 1、先估算芯片面积 先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。 2、Top-Down 设计流程 先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。 3、模块的方向应该与信号的流向一致 每个模块一定按照确定好的引脚位置引出之间的连线 4、保证主信号通道简单流畅，连线尽量短，少拐弯等。 5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的 电源电压不一致。 6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。 二、与电路设计者的沟通

搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方 包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。 （2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。 （3）电路中MOS管，电阻电容对精度的要求。 （4）易受干扰的电压传输线，高频信号传输线。 三、layout 的金属线尤其是电源线，地线 1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。 电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。在接触孔周围，电流比较集中，电迁移更容易产生。 2、避免天线效应 长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。 解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。 （2）把低层金属导线连接到扩散区来避免损害。 3、芯片金属线存在寄生电阻和寄生电容效应 寄生电阻会使电压产生漂移，导致额外的噪声的产生 寄生电容耦合会使信号之间互相干扰 关于寄生电阻： （1）镜像电流镜内部的晶体管在版图上放在一起，然后通过连线引到各个需要供电的版图。

PCB图布线的经验总结

PCB图布线的经验总结 1.组件布置 组件布置合理是设计出优质的PCB图的基本前提。关于组件布置的要求主要有安装、受力、受热、信号、美观六方面的要求。 1.1.安装 指在具体的应用场合下，为了将电路板顺利安装进机箱、外壳、插槽，不致发生空间干涉、短路等事故，并使指定接插件处于机箱或外壳上的指定位置而提出的一系列基本要求。这里不再赘述。 1.2.受力 电路板应能承受安装和工作中所受的各种外力和震动。为此电路板应具有合理的形状，板上的各种孔（螺钉孔、异型孔）的位置要合理安排。一般孔与板边距离至少要大于孔的直径。同时还要注意异型孔造成的板的最薄弱截面也应具有足够的抗弯强度。板上直接"伸"出设备外壳的接插件尤其要合理固定，保证长期使用的可靠性。 1.3.受热 对于大功率的、发热严重的器件，除保证散热条件外，还要注意放置在适当的位置。尤其在精密的模拟系统中，要格外注意这些器件产生的温度场对脆弱的前级放大电路的不利影响。一般功率非常大的部分应单独做成一个模块，并与信号处理电路间采取一定的热隔离措施。 1.4.信号 信号的干扰PCB版图设计中所要考虑的最重要的因素。几个最基本的方面是：弱信号电路与强信号电路分开甚至隔离；交流部分与直流部分分开；高频部分与低频部分分开；注意信号线的走向；地线的布置；适当的屏蔽、滤波等措施。这些都是大量的论着反复强调过的，这里不再重复。 1.5.美观 不仅要考虑组件放置的整齐有序，更要考虑走线的优美流畅。由于一般外行人有时更强调前者，以此来片面评价电路设计的优劣，为了产品的形象，在性能要求不苛刻时要优先考虑前者。但是，在高性能的场合，如果不得不采用双面板，而且电路板也封装在里面，平时看不见，就应该优先强调走线的美观。下一小节将会具体讨论布线的"美学"。 2.布线原则 下面详细介绍一些文献中不常见的抗干扰措施。考虑到实际应用中，尤其是产品试制中，仍大量采用双面板，以下内容主要针对双面板。 2.1.布线"美学" 转弯时要避免直角，尽量用斜线或圆弧过渡。 走线要整齐有序，分门别类集中排列，不仅可以避免不同性质信号的相互干扰，也便于检查和修改。对于数字系统，同一阵营的信号线（如数据线、地址线）之间不必担心干扰的问题，但类似读、写、时钟这样的控制性信号，就应该独来独往，最好用地线保护起来。 大面积铺地（下面会进一步论述）时，地线（其实应该是地"面"）与信号线

房地产楼盘交房总工作总结

房地产楼盘交房总工作总结 ****小区三期***组团交房工作总结 20xx年11月18日，重庆****项目***组团人潮涌动、花团锦族！喜庆浓重的交房活动正在这里温情上演！今年，在公司领导的精心部署、公司各部的鼎力配合下，交用工作以“抓基础、重细节、强规范、谋创新”为中心，深化落实、扎实开展，历时三天的集中交用，重庆公司再次取得了年度不斐的交用业绩，本次交用总户数467户，本次实际交用户数户，交用率%；客户实际接房签到户，交房成功率达到%。圆满完成了三期房屋的交付工作。 本次交用创下了重庆市交房新高；交房第一天成功交用达114户，是重庆公司交用以来最好最多的一天；交房筹备组织、现场交付秩序、客户满意指数及交用成功指标突破了重庆地产行业记录；热烈温馨的交用活动直接促进了销售案场的快速成交，经统计，交房期间现场即时签约付款并接房的户、按揭转一次性付款的户，活动的成功举办强力刺激了客户的消费热情，切实助推了销售的业绩攀升！ 一、*******组团交房总体情况 ****三期工程由7幢高层住宅组成，是继一二期产品交用之后****项目组织的第三次集中交用，公司在筹备组织、人员培训、现场策划等方面充分吸取了前期经验，做到了工

期控制良好、整改落实到位、物业服务全面、活动别出新意。 20xx年7月初，公司成立了跨部门的交房专题领导小组，领导班子亲自担任活动总指挥及副指挥、活动小组组长及副组长。活动工作小组成员由各部门抽调组成，汇聚了重庆公司各业务口的相关中层管理干部及骨干员工，战略上高度重视，细节上严格把关，为了本次产品的顺利交付，交房小组多次召开交房专题会议，深化落实交用预演培训，全面把控交房现场布置，紧密落实交房氛围营造，强化交房队伍在操作流程、接待礼仪、业务能力、劳动纪律等方面的建设，推行“一房一验”工作小组，突出交房“一站式”服务，确保了为期三天的房屋交付工作平稳安顺、有条不紊，取得了较好的交用成绩。 二、紧密围绕交房统筹部署，着力落实交用具体工作。 交房活动的圆满顺利离不开深入细致的统筹安排和着实有效的执行力度，为此，交用团队精心组织，全盘谋划，从组织效能、交前预验、整改核查到流程优化、现场氛围等方面层层把关、逐一完善，有力促进了业主验房一次性通过的顺利进行： （一）深化落实交房前期工作，切实降低房屋交付风险，全面提高物业交付效率。 1、组织领导：今年7月份开始，组织成立了以公司领导为首的交房领导小组，细化条块工作，强化责任落实，小

版图LAYOUT布局经验总结94条

layout布局经验总结 布局前的准备: 1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025. 2 Cell名称不能以数字开头.否则无法做DRACULA检查. 3 布局前考虑好出PIN的方向和位置 4 布局前分析电路，完成同一功能的MOS管画在一起 5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。 6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点. 7 在正确的路径下(一般是进到~/opus)打开icfb. 8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错. 9 将不同电位的N井找出来. 布局时注意: 10 更改原理图后一定记得check and save 11 完成每个cell后要归原点 12 DEVICE的个数是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE 之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线必须先有考虑(与经验及floorplan的水平有关). 13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。 14 尽量用最上层金属接出PIN。 15 接出去的线拉到cell边缘,布局时记得留出走线空间. 16 金属连线不宜过长； 17 电容一般最后画，在空档处拼凑。 18 小尺寸的mos管孔可以少打一点. 19 LABEL标识元件时不要用y0层，mapfile不认。 20 管子的沟道上尽量不要走线;M2的影响比M1小. 21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联. 22 多晶硅栅不能两端都打孔连接金属。 23 栅上的孔最好打在栅的中间位置. 24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅. 25 一般打孔最少打两个 26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值. 27 薄氧化层是否有对应的植入层 28 金属连接孔可以嵌在diffusion的孔中间.

房地产工作心得与收获范文五篇

房地产工作心得与收获范文五篇 所谓心得就是工作或学习中的体验和领悟到的东西，亦可以称作心得体会。下面小编给大家整理的房地产工作心得与收获范文五篇，希望大家喜欢! 房地产工作心得与收获范文1 两年的房地产销售经历让我体会到不一样的人生，特别是在万科的案场，严格、严谨的管理下的洗礼也造就了我稳重踏实的工作作风。回首过去一步步的脚印，我总结的销售心得有以下几点： 1、“坚持到底就是胜利” 坚持不懈，不轻易放弃就能一步步走向成功，虽然不知道几时能成功，但能肯定的是我们正离目标越来越近。有了顽强的精神，于是事半功倍。持续的工作，难免会令人疲倦，放松一下是人之常情，在最困难的时候，再坚持一下也就过去了;同样在销售中客人提出各种各样的异议，放弃对客户解释的机会，客户就流失了;而再坚持一下、说服一下也就成交了。往往希望就在于多打一个电话，多一次沟通。同时坚持不懈的学习房地产专业相关知识，让自己过硬的专业素养从心地打动客户。 2、学会聆听，把握时机。 我认为一个好的销售人员应该是个好听众，通过聆听来了解客户的各方面信息，不能以貌取人，不应当轻易以自己的经验来判断客户“一看客户感觉这客户不会买房”“这客户太刁，没诚意”，导致一些客户流失，应该通过客户的言行举止来判断他们潜在的想法，从而掌握客户真实信息，把握买房者的心理，在适当时机，一针见血的，点中要害，直至成交。 3、对工作保持长久的热情和积极性。 辛勤的工作造就优秀的员工，我深信着这一点。因此自从我进入易居公司的那一刻起，我就一直保持着认真的工作态度和积极向上的进取心，无论做任何细小的事情都努力做到，推销自己的产品首先必须要先充分的熟悉自己的产品，喜爱自己的产品，保持热情，热诚的对待客户;脚踏实地的跟进客户，使不可能变成可能、使可能变成现实，点点滴滴的积累造就了我优秀的业绩。同时维护好所积累的老客户的关系，他们都对我认真的工作和热情的态度都抱以充分的肯定，又为我带来了更多的潜在客户，致使我的工作成绩能更上

版图要点

匹配性设计： 作者通过查阅参考资料及版图经验,总结出以下几个匹配原则: 1.匹配器件相互靠近放置:两个器件相互放置越近,其匹配度就越高; 2.保持器件的方向一致:在工艺中,不同的方向多晶桂刻烛的速度及精度都是不一样的,因此需要保持多晶娃的方向一致; 3.选择一个中间值作为根部件:当几个器件需要匹配时,选择一个中间值的根部件可以快速有效进行串联或者并联; 4.采用指状交叉方式排列:任何器件甚至金属连线,只要两个以上就可以采用类似ABABAB交叉排列; 5.采用共质心版图:差分输入对通常采用共质心版图; 6.使用虚拟器件(Dummy):在工艺中,扩散的相互作用与多晶桂的刻烛速率变化都是无法避免的,增加Drnnmy的目的是给需要匹配的器件提供相同的工艺环境以保证扩散及刻烛的一致性,通常,Dummy都自身短接,或高电位或地电位; 7.版图每个部分都要匹配:例如:连线匹配,通孔匹配甚至寄生参数匹配等。 总体版图设计技术： 1.根据电路芯片封装引脚的排布确定各Pad布局从而确定各个子电路模块的位置; 2.相关联的模块要尽可能的放置在一起,各个模块之间一定要留够距离,方便输入及输出信号的连接走线; 3.模块输入信号与输出信号的方位一致,一般规定:输入信号在模块左侧,输出信号在模块右侧; 3.噪声模块和敏感模块要尽可能的远离 4.在不影响版图面积前提下,电源线和地线尽可能的宽,一般情况下,宽度10um为宜; 5.采用隔离环Guard Ring,隔离噪声影响; 6.模拟电路的金属连线需要倒角,而数字电路不需要倒角,一般是45°角; 7.同一层金属走线方向要保持一致,例如:金属1横方向,金属2竖方向; 8.整体电路版图拼成一个长条型,最好具有一定的对称型。

交房经验总结

交房经验总结 在政府调控下，房地产形势有所变化，刚需客户逐渐增多，他们更加关注产品质量，维权意识更强，交房过程中拒绝收房，甚至引发群闹事件屡见不鲜。为了提高交付产品质量，规避交房风险，我们对集团已交付项目进行了调研，在各城市公司同事的支持下，对交房工作进行了总结，形成以下十项控制要点。 一.交房工作计划。 交房相关工作内容较多，基本涉及公司内部所有部门，协调工作量大，必须进行周密安排，统一部署。我们对交房相关工作进行了梳理、优化，形成《交房主要工作安排表》（详附件）。 各公司各部门列出各自交房相关工作内容及时间要求，由综合部负责汇总，根据项目总体进度，参考《交房主要工作安排表》，进行统筹完善细化，制定《项目交房工作计划》，对交房工作进行精细化控制。计划制定应注意以下几点： 1.工作应细分，内容应具体明确，不遗漏； 2.计划中各项工作责任部门、配合部门、各部门工作内容、时间节点、责任人均 须明确； 3.交房工作安排应结合项目具体情况，合理安排人力、资源，保证计划合理可行； 4.考虑项目不可确定因素较多，工作安排应尽量前置。 《项目交房工作计划》制定完成后，由分管领导主持，召开交房工作会议，对交房相关工作进行讨论、协调、落实。最终确定《项目交房工作计划》，由公司总经理审定后，印发各部门。 二.执行力 案例：某项目交房前进行细致的工作计划安排，但执行过程却因多项工作完成时间节点拖延，影响后续工作开展，在交房日期日益临近的情况下，只好采取抓大放小办法，留下些许遗憾。总结中感觉最大难点是计划执行过程中时间节点难以控制。通过分析，除了计划合理性原因外，公司执行力是引起这种现象的重要原因，执行不到位，计划将形成一纸空文。 因此，为了提高执行力，除按第一点要求制定合理工作计划外，还应注意以下几点：

PCBLayout布局布线基本规则

布局： 1、顾客指定器件位置是否摆放正确 2、BGA与其它元器件间距是否≥5mm 3、PLCC、QFP、SOP各自之间和相互之间间距是否≥2.5 mm 4、PLCC、QFP、SOP与Chip 、SOT之间间距是否≥1.5 mm 5、Chip、SOT各自之间和相互之间的间距是否≥0.3mm 6、PLCC表面贴转接插座与其它元器件的间距是否≥3 mm 7、压接插座周围5mm范围内是否有其他器件 8、Bottom层元器件高度是否≤3mm 9、模块相同的器件是否摆放一致 10、元器件是否100%调用 11、是否按照原理图信号的流向进行布局，调试插座是否放置在板边 12、数字、模拟、高速、低速部分是否分区布局，并考虑数字地、模拟地划分 13、电源的布局是否合理、核电压电源是否靠近芯片放置 14、电源的布局是否考虑电源层的分割、滤波电容的组合放置等因素 15、锁相环电源、REF电源、模拟电源的放置和滤波电容的放置是否合理 16、元器件的电源脚是否有0.01uF～0.1uF的电容进行去耦 17、晶振、时钟分配器、VCXO\TCXO周边器件、时钟端接电阻等的布局是否合理 18、数字部分的布局是否考虑到拓扑结构、总线要求等因素 19、数字部分源端、末端匹配电阻的布局是否合理 20、模拟部分、敏感元器件的布局是否合理 21、环路滤波器电路、VCO电路、AD、DA等布局是否合理 22、UART\USB\Ethernet\T1\E1等接口及保护、隔离电路布局是否合理 23、射频部分布局是否遵循“就近接地”原则、输入输出阻抗匹配要求等 24、模拟、数字、射频分区部分跨接的回流电阻、电容、磁珠放置是否合理 外形制作： 1、外形尺寸是否正确？ 2、外形尺寸标注是否正确？ 3、板边是否倒圆角≥1.0mm 4、定位孔位置与大小是否正确 5、禁止区域是否正确 6、Routkeep in距板边是否≥0.5mm 7、非金属定位孔禁止布线是否０.3mm以上 8、顾客指定的结构是否制作正确 规则设置： 1、叠层设置是否正确？ 2、是否进行class设置 3、所有线宽是否满足阻抗要求？ 4、最小线宽是否≧5mil 5、线、小过孔、焊盘之间间距是否≥6mil，线到大过孔是否≥10mil

版图重点总结

第一章基本概念 (1) ☆☆集成电路：Integrated Circuit ，缩写IC IC是通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。 (2)特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。 (3)就设计方法而言，设计集成电路的方法可以分为三种方式： 全定制（Full-Custom Design Approach） 半定制（Semi-Custom Design Approach） （标准单元、积木块、门阵列、门海） 可编程IC （PLD：Programmable Logic Device） （PROM 、GAL 、PLA、PAL、PLD 、FPGA ） （4）☆☆积木块法(BB)与标准单元法（sc）不同之处是：第一，它既不要求每个单元（或称积木块）等高，也不要求等宽。每个单元可根据最合理的情况单独进行版图设计，因而可获得最佳性能。设计好的单元存入库中备调用。第二，它没有统一的布线通道，而是根据需要加以分配。 （5）☆☆门阵列方法与门海方法的比较 门阵列方法的设计特点： 设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路。 不足：设计灵活性较低；门利用率低；芯片面积浪费。 门海方法的设计特点： 门利用率高，集成密度大，布线灵活，保证布线布通率。 不足：仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用。（6）集成电路设计：根据电路功能和性能要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期以保证全局优化，设计出满足需求的集成电路。其最终的输出结果是掩膜版图，通过制版和工艺流片可以得到所需的集成电路。 （7）版图是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示，版图与所采用的制备工艺紧密相关。 （8）版图设计：根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版图，是集成电路设计的最终输出。 （9）布图规划：在一定约束条件下对设计进行物理划分，并初步确定芯片面积和形状、单元区位置、功能块的面积形状和相对位置、I/O位置，产生布线网格，还可以规划电源、地线以及数据通道分布。 （10）布局：根据级别最低的功能块中各基本单元直接的连接关系或较高级别的功能块中各较小功能块之间的连接关系，分配各基本单元或较小功能块的位置，使芯片面积尽可能的小。（11）布线：进行单元间或功能块间的连接，合理分配布线空间，使布线均匀，布通率达到百分之百。

PCB Layout经验总结-自编

PCB Layout 参数 1.Routing的最小线宽=最小间距（这是一般应该遵循的规则）， 对于有BGA的板子（布线密度一般较高），单端线线宽一般有：控制线表层0.25mm和内层0.1mm，对应阻抗50欧姆。 PS1： 对于这样表层有焊盘间距0.65mm、焊盘直径0.35mm的BGA封装器件层走线时，未出器件焊盘区域时width取0.1mm（clearence为0.1mm），出了焊盘区域可将线宽放宽为0.25mm（clearence 0.15mm）。 PS2：较宽松的电路的最佳推荐线宽、间距一般为0.254mm（10mil）。 PS3：市场上批量生产时允许的最小线宽为表层0.12mm，内层为0.1mm。 PS4：Routing时，应该做到层内布线均匀，各布线层密度相近，这样可以对防止板子翘曲起到积极作用。另外可以通过整层敷铜来达到相同的效果！ 2.普通印制板Via尺寸一般就打这几种（单位默认mm）： 控制线Via：（8mil，16mil）、（0.2，0.44）、（0.25，0.5）、（10mil、18.5mil）。 电源、地线Via：（0.6，1.0）。 PS1：； PS2：Via金属盘的极限制程能力虽然已经可达环宽0.1mm，但只建议用在迫不得已的情况下使用（参考PS3），推荐Via环宽最小值0.12mm， ；

PS3：兴森快捷给胡晓芳Layout的PCB上SN74LVC16T245附近如下 ，很多反常规的可取设计，比如虽然 Datasheet里推荐使用0.33mm的焊盘，但板子上实际使用的是0.3mm的焊盘，图中BGA内部使用的Via尺寸全是（16mil，8mil）即（0.406m，0.203mm）。 PS4：通孔类Pad的环宽最小0.15mm，国盾要求大于0.225mm。 3.制程能力中的孔间距 一博的《高速先生》第13期第24页的那篇文章中说了这一问题，此孔间距是指钻孔内壁间距，一博的制程能力是10mil。拿常规画的PCB来说，使用（8mil，16mil）的Via，Rules设置最小Clearence：4mil，则孔内壁间距=4+2*环宽=12mil，所以直接按照Rules来走线放置Via即可。 4.走线与无盘Via的最小距离 对于BGA的投影区域的内部走线层常出现，很局促，甚至很多

集成电路版图技巧总结

集成电路版图技巧总结 1、对敏感线的处理对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。 对于要求比较高的敏感线，则需要做屏蔽。具体的方法是，在它的上下左右都连金属线，这些线接地。比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。等于把它像电缆一样包起来。 2、匹配问题的解决电路中如果需要匹配，则要考虑对称性问题。比如1：8的匹配，则可以做成33的矩阵，“1”的放在正中间，“8”的放在四周。这样就是中心对称。如果是2：5的匹配，则可以安排成AABABAA的矩阵。 需要匹配和对称的电路器件，摆放方向必须一致。周围环境尽量一致。 3、噪声问题的处理噪声问题处理的最常用方法是在器件周围加保护环。N mos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。Pdiff接低电位。Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。Ndiff接高电位。在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。

电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。各种器件，包括管子，电容，电感，电阻都要接体电位。如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。 4、版图对称性当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。常见的对称实现方式： 一般的，画好一半，折到另一半去，复制实现两边的对称。 如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。 如把一个管子拆成两个可以AB BA的方式如果有四个管子，可以各拆成三个，用ABCDABCDABCD的方式五、布局布线布局布线是一个全局问题。在画较大的电路时候是很重要的。首先确定各模块的位置，在确定位置的时候需要考虑的问题主要有：各输入输出之间的连线最短，最方便；各模块接出去连PAD的各端口方便；高频线距离尽量短；输入输出之间相隔比较远等。这些问题需要在着手画各模块之前先有个安排。在画好各模块后摆放时会做调整，但大局不变。连线一般的规则是单数层金属和双数层金属垂直，比如一三五层连水平；二四六层连垂直。但这样的主要目的是各层能方便走线，排得密集。所以也不是死规则，在布线较稀疏的情况下可以做适量变通。在布线时最重要的问题

Sketchup的Layout布局教程上部

晓毓教程 (LayOut)上部 看到许多朋友对于LayOut都有很大的兴趣却没有一个合适的中文教程,因此这个版块也快成了问答版块了,所以我今天将自己对于使用LayOut的一点心得发上来与大家共享,这些内容也是我正在编写的SketchUp新书中的一小部分,到时书中会有更详细的讲解,希望大家多多给我修改意见! 在下先谢了! 今晚先发前半部分,让大家先睹为快! 由于是个人总结的，所以有错误的地方还望大家给予谅解！ LayOut是伴随SketchUp6一并出现的小软件，它的功能大部分类似于AutoCAD中的布局功能，因此许多朋友都叫它SU布局，在这里我想叫它“版式编辑器”。我们可以使用“版式编辑器”来完成更丰富的个性化版式，使我们的设计作品提升一个更高的层次，并且这个“版式编辑器”又结合了一些SU所特有的功能，更使之增色不少，二者的结合也使这个小软件逐渐受人关注了，接下来我们将根据一个接近实际的案例来进行讲解。本教程从实际应用的角度出发，图文并茂的讲解LayOut的使用方法，在讲解过程中会用“题外话”的方式来讲解实例中没有涉及到的又是 LayOut中的重点内容！希望大家对于阅读方面有什么不方便的地方也一并给予指正！

1.首先打开一个SketchUp模型如图01所示，现在我们打开的案例是一个已经设置好页面的案例，请大家事先也设置好几个页面吧！

2.然后我们先在SketchUp里将阴影的参数调整好，因为有些设置在LayOut里是无法调节的，调整效果如图02所示。

3.下一步要将显示模式设置成“材质帖图”的显示模式，这样进入LayOut后就省去了一些反复的步骤，如图03所示。

测量绘图经验总结

1. 数字测图的概念：广义的概念，数字测图就是制作以数字形式表示的地图的方法和过程，包括全野外数字测图，地图数字化成图、摄影测量和遥感数字测图。狭义的概念，数字测图指全野外数字测图。 2. 数字测图的基本思想：将地面上的地形和地理要素转换成数字量，然后由计算机对其进行处理，得到内容丰富的电子地图，需要时由图形输出设备输出地形图或各种专题地图。 3. 数字测图技术的特点：1，精度高。2，自动化程度高，劳动强度小。3，更新方便快捷。4，便于保存和管理。5，便于应用。6，易已与发布和实现远程传输。 4. 数字测图技术的发展：1，内外业作业独立阶段。2，内外业一体化阶段。 5. 数字测图的发展趋势：1，全站仪自动跟踪测量模式2，GPS测量模式3，野外数字摄影测量模式。 6. 数字测图系统的硬件组成：测绘类硬件（主要指用于外业数据采集的各种测绘仪器）、计算机类硬件（用于内业处理的计算机及其标准外设）。计算机、全站仪、数字化仪、扫描仪、绘图仪、GPS接收机、电子手簿。 7. 数字测图系统的软件组成：系统软件（操作系统，如windows）、支撑软件（如计算机辅助设计软件AutoCAD）、专用软件（实现数字化成图功能的应用软件） 8. 数字测图的作业模式：1，数字测记模式（野外数据采集，室内数据成图）2，电子平板测绘模式（全站仪+便携机+相应测图软件实施的外业测图模式）3，地图数字化模式（用数字化仪或扫描仪在测区原有纸质地形图基础上进行数据采集的模式）。 9. 测量坐标系：坐标参考系统分为天球坐标系（用于研究天体和人造卫星的定位和运动）和地球坐标系（或称地固坐标系，用于研究地球上物体的定位于运动）10. 地固坐标系分为地心坐标系（原点和地球质心重合）和参心坐标系（原点和参考椭球中心重合）。11. 无论地心坐标系还是参心坐标系都可分为空间直角坐标系和大地坐标系。12. 1954年北京坐标系的特点：1，属参心大地坐标系2，采用克拉索夫斯基椭球的两个几何参数3，大地原点在原苏联的普尔科沃4，采用多点定位法进行定位5，高程基准为1956年青岛验潮站求出的黄海平均海水面6，高程异常以原苏联1955年大地水准面重新平差结果为起算数据，按我国天文水准路线推算而得。13. 1980西安大地坐标系大地原点在我国中部陕西省泾阳县永乐镇2，是参心坐标系Y轴与X、Z轴构成右手坐标系。3，椭球参数采用IUG1975年大会推荐的参数4，多点定位5，高程基准为1956年青岛验潮站求出的黄海平均海水面。14. WGS-84世界大地坐标系：地心地固坐标系，原点位于地球的质心，Y轴与X、Z轴构成右手坐标系。 15. CGCS2000中国大地坐标系：1,全球地心坐标系，原点在地球的质心，Y轴与X、Z轴构成右手坐标系。16. CGCS2000的三个层次：1，CGCS2000的维持，CGCS2000的三个层次：1，CGCS2000的维持，主要靠GPS持续运行的参考站，他们是CGCS2000的骨架，其坐标精度为mm级2，CGCS2000的框架由2000国家大地控制网的2600余点组成，点位精度为3cm。3，CGCS2000加密由全国天文大地网与2000国家GPS大地网联合平差后的网点组成，约5万个点，点位精度为3m. 17. 七参数：3个坐标原点平移参数，3坐标轴个旋转参数，1个尺度变换参数。18. 地形图分层的原因：在应用数字测图系统显示地形图和对图形进行编辑时，经常需要区别不同类型的地物，并分别显示在屏幕上。将显示的图形分成包含不同内容的若干层次，这种处理方式便于更清楚的观察地貌和地物之间、不同类型地物之间的关系，可以根据需要生成相关的图形输出。19. 分层的方法：按专题分层和按地物实体类别分层。20. 地形图符号的类型：点状符号（分为几何符号、文字符号、象形符号）、线状符号（实线、虚线、点线、点画线）、面状符号（通常表示与空间分布范围有关的地理特征）。21. 图式符号设计的原则：对表示对象进行抽象、概括和简化，使其生动形象、易于定位，在表现地图要素存在及分布特征的同时，还能反映表示对象的轮廓和数量特征。22. 符号的三个基本要素：形状、尺寸和颜色。图元是构成符号的基本图形元素。23. 数据编码：用来表示地物属性和连接关系等信息的按一定的规则构成的符号串24. 数据编码的主要内容：地物要素编码、连接关系码、面状地物填充码。25. 野外数据采集编码的总形式为：地形码（表示地形图要素的代码）+信息码。26. 1:500,1:1000，1：2000的代码位数的

工程施工项目经验总结(多篇范文)

工程施工项目经验总结 一、泰安陆军预备役高炮团工地 1、工程概况： 本工程于xx年2月18日开工，于xx年4月10日竣工。合同造价为66.8万元，审计定价为749658.52元。 2、施工管理经验总结： ⑴工程质量管理方面 ①石材踢脚线上部与瓷砖、铝塑板墙柱面接触部位缝隙必须用瓷白胶密封处理到位。 ②镜面不锈钢壁厚太薄(达不到1㎜)，板边注胶处理必须细致。 ③楼梯间滴水檐乳胶漆基层打磨不全面、滴水线不顺直、分色不清晰。 ④晶白玉石材铺地面最好刷防腐剂。(大厅地面刷过防腐剂与室外车道没刷过防腐剂的效果明显不一样)。 ⑤楼梯不锈钢扶手哑弧焊接接点必须抛光处理、打磨干净。 ⑥楼梯石材铺贴要注意石材的色差，色差太明显不得使用。 ⑦用声控感应开关的灯具，光源需要用白炽灯泡，用节能灯管会降低其使用寿命。 ⑵工程进度控制方面 工程严重拖期，造成工期延长的主要原因有:

①我的综合管理水平低，对工程的进展情况没有遇见性(其他单位空调风机未安装、增加消防管道保温)。 ②油漆工施工队伍安排不足，应该至少安排东西楼梯间一支队伍、主楼梯间一支队伍。 ③工程开工时间过早，在不具备开工条件的情况下开工。 ⑶材料控制管理方面 本工程配备材料员，材料控制管理基本没有出现浪费、丢失等现象。 ⑷安全施工管理方面 与所有施工作业人员签定安全施工责任书，未出现安全事故。 二、财校学术报告厅 1、工程概况: 本工程于xx年4月16日开工,于xx年5月30日竣工.合同造价为29.8万元,审计定价为335112.76元. 2、施工管理经验总结: ⑴工程质量管理方面 ①石材转角部位与石膏板边的处理采取倒海棠角的方式。 ②石材墙、柱面与顶棚铝塑板的交接部位分色要清晰，胶缝不宜太宽。 ③穿孔铝塑板暖气罩与墙面铝塑板在同一平面内，用镜钉固定牢固，不再拔台。

layout布局经验总结

布局前的准备: 1 查看捕捉点设置是否正确.08工艺为 0.1,06工艺为0.05,05工艺为0.025. 2 Cell名称不能以数字开头.否则无法 做DRACULA检查. 3 布局前考虑好出PIN的方向和位置 4 布局前分析电路，完成同一功能的 MOS管画在一起 5 对两层金属走向预先订好。一个图 中栅的走向尽量一致，不要有横有竖。 6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分 开.混合信号的电路尤其注意这点. 7 在正确的路径下(一般是进到~/opus)打开icfb. 8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell 是在其他的library下,被改错. 9 将不同电位的N井找出来. 布局时注意: 10 更改原理图后一定记得check and save 11 完成每个cell后要归原点 12 DEVICE的个数是否和原理图一至(有并联的管子时注意)；各 DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概 的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间 [转帖]layout布局经验总结[ICISEE论坛] https://www.sodocs.net/doc/24298929.html,/bbs/dispbbs.asp?BoardID=36&id=1012（第1／8 页）2006-7-17 16:01:33 [转帖]layout布局经验总结[ICISEE论坛] 留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个 device器件的各端从什么方向,什么位置与其他物体连线必须先有考虑(与经 验及floorplan的水平有关). 13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果 没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell 时就连起来。 14 尽量用最上层金属接出PIN。 15 接出去的线拉到cell边缘,布局时记得留出走线空间. 16 金属连线不宜过长； 17 电容一般最后画，在空档处拼凑。 18 小尺寸的mos管孔可以少打一点. 19 LABEL标识元件时不要用y0层，mapfile不认。 20 管子的沟道上尽量不要走线;M2的影响比M1小. 21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可 以多个电阻并联. 22 多晶硅栅不能两端都打孔连接金属。 23 栅上的孔最好打在栅的中间位置. 24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方

IC设计经验总结

I C设计经验总结 一、芯片设计之前准备工作： 1)根据具体项目的时间要求预订MPW班次，这个可以多种途径完成。 （1）：一方面可以跟中科院EDA中心秦毅等老师联系，了解各个工艺以及各个班次的时间。半导体所是EDA中心的会员单位，他们会很热心的帮助完成。 （2）：另一方面可以和具体项目合作的单位如清华等，根据他们的流片时间来制定自己的流片计划。 2)仔细核对设计库的版本更新情况，包括PDK、Spectre Model以及RuleDecks。这些 信息可以直接可以从中科院EDA中心获得，或者从相应的合作单位进行沟通统一。 这一点对后续的设计很重要，请务必要引起重视。 3)得到新的工艺库必须整体的熟悉一下，好好的查看里面的Document以及Userguide 之类的，里面的很多信息对实际设计很有帮助。安装工艺库的过程会根据具体设计要求做出一些选着。如TSMC65nm工艺库在安装过程中会提示是否选着RF工艺、电感是否使用厚层金属、MIM电容的单位面积电容值等之类的。 4)制定TapeOut的具体Schedule. 这个Schedule的制订必须请相关有经验的人来核 实，第一次TapeOut的人往往缺乏实际经验，对时间的安排可能会不合理。一旦Schedule制订好后，必须严格按照这个时间表执行。当然必须赶早不赶晚！ 二、芯片设计基本系统框图一

图一 三、模拟IC设计基本流程 3.1) 设计框图如下图二 电路样式选择 电路结构确定 参数的选定 以及仿真 优化以及可 靠性仿真 图二

3.2 电路的式样确定 这个主要是根据系统设计结果，分析和确定模拟电路的详细的式样。 3.3 电路的结构确定 根据单元模块电路的功耗、代价等各个指标的折中分析，确定各个单元模块的具体实现电路形式，如滤波器是无源滤波器还是有源滤波器，有正交VCO产生I/Q信号还是通过/2分频器来实现I/Q信号，用差分形式还是用单路形式等等。在具体电路的选取过程中，我们需要查阅了大量的IEEE文献，从中选取了比较成熟的，应用较广的电路结构来进行我们的设计工作。有时候可能会发现所确定的结构很难或者根本不可能满足技术指标的要求，这就需要改进结构或者查阅文献，设法满足要求。 3.4 参数的选取和仿真 电路参数的选定与电路的仿真是分不开的。在比较重要的设计任务中，手算可以在20%的时间内完成80%的设计工作量，剩下的20%却需要花80％的时间来做。通过手算确定的参数是近似的，有时候会引错方向。但是它可以了解到参数的变化对设计会有多大的影响，是很有必要的。而采用计算机的反复迭代会使设计者对设计体会不深，不是明智的办法。 俗话说“公欲善其事，必先利其器”。目前，在公司内部可以使用多种EDA工具进行电路仿真。对于EDA工具的使用不在于多，能够精通常用的一类或者几类就行。最主要的时候能够灵活的进行仿真规划，知道什么样的电路适合用什么样的仿真工具。 －HSPICE；对于低频电路设计来说，HSPICE是一种最灵活方便的工具，而且其仿真精度也比较高，后来被SYNOPSYS收购，好像也正是因为这个原因使得如今的Hspice仿真速度以及精度都可以跟Cadence产出的仿真器相媲美了。业界使用Hspice作为仿真软件的也挺多，原先是avanti公司的， －Spectre；是Cadence的仿真器，由于其是图形界面，所以很直观。 －SpectreRF：对于射频电路设计，SpectreRF是一种不错的选择。 －UltraSim：相比于Spertre而言，在仿真精度损失3%的情况下，可以加速10~100倍的仿真速度。而且进行整体芯片后仿真时候，我们可以根据其不用的精度要求来设置各个模块的仿真精度。UltraSim Full-Chip Simulator for faster convergence on goals and signoff of post-layout designs at the chip level. 具体UltraSim的使用可以参考《Virtuoso? UltraSim Simulator User Guide》、《ADE/UltraSim Integration Tutorial》等。在网上相关资料很多，可以根据要求自己下载学习。 －APS：Accelerated Parallel Simulator delivers high-precision SPICE and scalable