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VHDL试题

一. 选择填空(每题4分，共40分)

1..MAX7000结构中包含五个主要部分，即逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程连线阵列、I/O控制块。

2．EDA的设计输入主要包括（原理图输入）、状态图输入、波形图输入和HDL 文本输入。

3. 当前最流行的并成为IEEE标准的硬件描述语言包括具

VHDL 和 Verilog 。

4. 常用EDA工具大致可分为设计输入编辑器、HDL综合器、仿真器、适配器和下载器 5个模块。

5. CPLD结构特点为以乘积项结构方式构成逻辑行为；

FPGA结构特点为以查表法结构方式构成逻辑行为。

7. VHDL中最常用的库是 IEEE 标准库，最常用的程序包

是 STD-LOGIC-1164 程序包。常用的四种库是IEEE库、STD库、WORK库及VITAL库。IEEE库是VHDL设计中最常用的库，它包含有IEEE标准的程序包和其他一些支持工业标准的程序包。

8. VHDL程序的基本结构

9. 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试。

10. 源文件保存时，建议文件名尽可能与该程序的实体名保持一致。

11. 资源优化可以分为资源共享，逻辑优化、串行化。速度优化分为流水线设计,寄存器配平和关键路径法。

12. 三类数据对象：变量、常量和信号。

13. 在VHDL中有逻辑操作符、关系操作符、算术操作符和符号操作符四类操作符，如果逻辑操作符左边和右边值的类型为数组，则这两个数组的尺寸，即位宽要相等。在一个表达式中有两个以上的算符时，需要使用括号将这些运算分组。如果一串运算中的算符相同，且是AND、OR、XOR这三个算符中的一种，则不需要使用括号。

14. 时序电路产生的条件：利用不完整的条件语句的描述。

15. 结构体中的可综合的并行语句主要有七种：并行信号赋值、进程、块语句、条件信号语句、元件例化语句、生成语句和并行过程调用语句。顺序语句有赋值语句、流程控制语句、等待语句、子程序调用语句、返回语句和空操作语句。16. 顺序语句只能出现在进程中，子程序包括函数和过程。并行语句不放在进程中。

17. 进程本身是并行语句，但其内部是顺序语句

2、本质区别：

18. P247—248自己解决去！

19. P248标志符的命名规则

20. 三种主要的状态编码为：状态位直接输出型号编码、一位热码编码和顺序编码。特点P215

21. 非法状态的产生原因：1、外界不确定的干扰2、随机上电的初始启动

22. VHDL要求赋值符“<=”两边的信号的数据类型必须一致。

23. 综合的概念：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。

二、名词解释

EDA：Electronic Design Automation 电子设计自动化

LPM：Library of Parameterized MODULES可编程模块库

JTAG：联合测试行动小组

HDL：硬件描述语言

LUT：查找表

PLD：可编程逻辑器件

RTL：寄存器传输级

EAB：嵌入式阵列块

SOC：单芯片系统

GAL：通用逻辑阵列器件

PCB：印刷电路板

FSM：有限状态机

UART：串口（通用异步收发器）

ISP：在系统编程

IEEE：电子电气工程师协会

考的：VHDL：超高速集成电路硬件描述语言

ASIC：专用集成电路

IP：知识产权核

三．选择题

21.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为__________。

a)提供用VHDL等硬件描述语言描述的功能块，b) 但不c) 涉及实现该功能块的具体电路；

d)提供设计的最总产品----掩膜；

e)以网表文件的形式提交用户，f) 完成了综合的功能块；

MAX7000结构中包含五个主要部分，即逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程连线阵列、I/O控制块。

电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；

1、IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。A

A .软IP B.固IP C.硬IP D.都不是、

2、下列状态机的状态编码，_________方式有“输出速度快、难以有效控制非法状态出现”这个特点。A

A．状态位直接输出型编码记处 B．一位热码编码 C．顺序编

码 D．格雷编码2

大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。

A.FPGA是基于乘积项结构的可编程逻辑器件；

B.FPGA是全称为复杂可编程逻辑器件；

C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。

进程中的变量赋值语句，其变量更新是_________。A

A. 立即完成；

B.按顺序完成；

C.在进程的最后完成；

D.都不对。

VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构

体两部分，结构体描述___________。D

B. 器件外部特性；B.器件的综合约束；

C.器件外部特性与内部功能；

D.器件的内部功能。

下列标识符中，__________是不合法的标识符。B

A. State0

B. 9moon

C. Not_Ack_0

D. signall

关于VHDL中的数字，请找出以下数字中最大的一个：__________。A

C. 2#1111_1110# B.8#276#

C.10#170#

D.16#E#E1

6．下列EDA软件中，哪一个不具有逻辑综合功能：________。B

Max+Plus II B.ModelSim

Quartus II D.Synplify

7.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；

下列所描述的IP核中，对于硬IP的正确描述为__________。

A. 提供用VHDL等硬件描述语言描述的功能块，

B. 但不

C. 涉及实现该功能块

的具体电路；

D. 提供设计的最总产品----模型库；

C.以网表文件的形式提交用户，完成了综合的功能块；

D.都不是。

8.下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的_C__。

A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；

B.原理图输入设计方法一般是一种自底向上的设计方法；

C.原理图输入设计方法无法对电路进行功能描述；

D.原理图输入设计方法也可进行层次化设计。

9.下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：__________B

A．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计

B．原理图输入设计方法一般是一种自底向上的设计方法

C．原理图输入设计方法无法对电路进行功能描述

D．原理图输入设计方法不适合进行层次化设计

10.在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围

0 to 127，下面哪个赋值语句是正确的________。

E. idata := 32; B.idata <= 16#A0#;

C.idata <= 16#7#E1;

D.idata := B#1010#;

11.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的

描述中，正确的是：___D__

A. CPLD是基于查找表结构的可编程逻辑器件

B. CPLD即是现场可编程逻辑器件的英文简称

C. 早期的CPLD是从FPGA的结构扩展而来

D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构

12.基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_________D A．①②③④ B.②①④③ C．④③②① D．②④③①

13.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于固IP的正确描述为：__________D

A．提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路

B．提供设计的最总产品——模型库

C．以可执行文件的形式提交用户，完成了综合的功能块

D．都不是

14.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是_______。

A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。

B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；

C.进程由说明部分、结构体部分、和敏感信号三部分组成；

D.当前进程中声明的变量不可用于其他进程。

15.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_______D

A．PROCESS为一无限循环语句

B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动

C．当前进程中声明的变量不可用于其他进程

D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成

16.对于信号和变量的说法，哪一个是不正确的：_________A

A．信号用于作为进程中局部数据存储单元

B．变量的赋值是立即完成的

C．信号在整个结构体内的任何地方都能适用

D．变量和信号的赋值符号不一样

17.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：_______D

A．IEEE库 B．VITAL库 C．STD库 D．WORK工作库

18.下列4个VHDL标识符中正确的是：_______B

A．10#128# B．16#E#E1

C．74HC124 D．X_16

19.下列语句中，不属于并行语句的是：_______B

A．进程语句 B．CASE语句

C．元件例化语句 D．WHEN…ELSE…语句

20.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。

F. FPGA全称为复

G. 杂可编程逻辑器件；

H. FPGA是基于乘积项结构的可编程逻辑器件；

I. 基于SRAM的FPGA器件，J. 在每次上电后必须进行一次配置；

D在Altera公司生产的器件中，MAX7000系列属FPGA结构。

21.进程中的信号赋值语句，其信号更新是___C____。

K. 按顺序完成；B.比变量更快完成；

C.在进程的最后完成；

D.都不对。

22.不完整的IF语句，其综合结果可实现________。A

A. 时序逻辑电路

B. 组合逻辑电路

C. 双向电路

D. 三态控制电路

23.嵌套的IF语句，其综合结果可实现___D___。

A. 条件相与的逻辑

B. 条件相或的逻辑

C. 条件相异或的逻辑

D. 三态控制电路

26.在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。

对于A. FPGA B. CPLD 两类器件：

一位热码状态机编码方式适合于 ____A____ 器件；

顺序编码状态机编码方式适合于 ____B____ 器件；

28.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试

指出下面那个赋值语句是错误的。D

A. idata <= “00001111”;

B. idata <= b”0000_1111”;

C. idata <= X”AB”;

D. idata <= B”21”;

29.在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D___。

A. if clk’event and clk = ‘1’ then

B. if falling_edge(clk) then

C. if clk’event and clk = ‘0’ then

D.if clk’stable and not clk = ‘1’ then

30.请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于__C___

A. ROM

B. CPLD

C. FPGA

D.GAL

IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。D

A .瘦IP B.固IP C.胖IP D.都不是

综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。

A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；

B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；

C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是正确的。

A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；

B.综合是纯软件的转换过程，与器件硬件结构无关；

C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。

D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的；

综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___D___是错误的。

A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相

映射的网表文件；

B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。

D.综合是纯软件的转换过程，与器件硬件结构无关

17 上升沿和下降沿检测？

18 函数和过程的本质区别：函数有返回值，过程没有返回值。

19 进程和信号的？

三.（20分）简答：请用VHDL中的if语句描述一个D触发器

四.（30分）设计：8选1数据选择器，用VHDL写出源程序。其中：D7—D0是数据输入端，S2、S1和S0是控制输入端，Y是数据输出端。当S2、S1、S0=“000”时，D0数据被选中，输出Y=D0；当S2、S1、S0=“001”时，D1数据被选中，输出Y=D1，以次类推。

程序填空题（类似）

下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL描述，试补充完整。

library ieee;

use IEEE.STD-LOGIC-1165 .all;

entity sreg8b is

port ( clk, rst : in std_logic;

load,en : in std_logic;

din : in STD_LOGIC_VECTOR (7 downto 0);

qb : out std_logic);

end sreg8b;

architecture behav of SREG8B is

signal reg8 : std_logic_vector( 7 downto 0);

begin

process (clk, RST , load, en)

begin

if rst='1' then ――异步清零

reg8 <= (OTHERS=>'0') ;

elsif CLK'EVENT AND CLK='1' then ――边沿检测

if load = '1' then ――同步置数

reg8 <= din;

elsif en='1' then ――移位使能 reg8(6 downto 0) <= reg8(7 downto 1) ;

end if;

__end if ____;

end process;

qb <= _reg8(0)___; ――输出最低位

end behav;

序列检测答案

library ieee;

use ieee.std_logic_1164.all;

entity se is

port(din,clk,clr : in std_logic;

ab : out std_logic);

end se;

architecture behav of se is

type fsm_st is (s0,s1,s2,s3,s4);

signal cstate,nstate : fsm_st;

begin

reg:process(clr,clk)

begin

if clr='1' then cstate <= s0; --ab <= '0';

elsif clk = '1' and clk'event then

cstate <= nstate;

end if;

end process;

com:process(cstate,din)

begin

case cstate is

when s0 => if din = '1' then nstate <= s1;

else nstate <= s0;

end if;

ab <= '0';

when s1 => if din = '1' then nstate <= s2;

else nstate <= s0;

end if;

ab <= '0';

when s2 => if din = '1' then nstate <= s2;

else nstate <= s3;

end if;

ab <= '0';

when s3 => if din = '1' then nstate <= s4;

else nstate <= s0;

end if;

ab <= '0';

when s4 => if din = '1' then nstate <= s1;

else nstate <= s0;

end if;

ab <= '1';

end case;

end process;

end behav;

4-3. 图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY MUX221 IS

PORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入信号

s0,s1:IN STD_LOGIC;

outy:OUT STD_LOGIC);--输出端

END ENTITY;

ARCHITECTURE ONE OF MUX221 IS

SIGNAL tmp : STD_LOGIC;

BEGIN

PR01:PROCESS(s0)

BEGIN

IF s0=”0” THEN tmp<=a2;

ELSE tmp<=a3;

END IF;

END PROCESS;

PR02:PROCESS(s1)

BEGIN

IF s1=”0” THEN outy<=a1;

ELSE outy<=tmp;

END IF;

END PROCESS;

END ARCHITECTURE ONE;

END CASE;

4-5. 给出1位全减器的VHDL描述。要求：

(1) 首先设计1位半减器，然后用例化语句将它们连接起来，图4-20中h_suber 是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。

(2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr)。

(1)先设计一个半减器

Library ieee; use ieee.std_logic_1164.alll;

Entity h_suber is

Port(x,y:in std_logic;

diff,s_out:out std_logic); end h_suber;

Architecture behav of h_suber is

Begin process(x,y)

begin diff<=x xor y;

s_out<=(not x) and y;

End process;

End behav;

一位全减器的VHDL描述suber.vhd

Library ieee; use ieee.std_logic_1164.alll;

Entity suber is

Port(x,y,sub_in:in std_logic;

diffr,sub_out:out std_logic);

End suber;

Architecture behav of suber is

Component h_suber

Port(x,y:in std_logic;

diff,s_out:out std_logic);

End component;

Signal t0,t1,t2:std_logic;

Begin

u1:h_suber port map(x=>x,y=>y,diff=>t0,s_out=>t1);

u2:h_suber port map(x=>t0,y=>sub_in,diff=>diffr,s_out=>t2);

Sub_out<=t1 or t2;

End behav;

(2)8位全减器(生成语句第九章)

Library ieee; use ieee.std_logic_1164.alll;

Entity suber8 is

Port(a,b:in std_logic_vector(7 downto 0);

Sin:in std_logic;sout:out std_logic;

C:out std_logic_vector(7 doento 0);

End sub8;

Architecture behav of suber8 is

Component suber

Port(x,y,sub_in:in std_logic;

diffr,sub_out:out std_logic); End component;

Signal stmp:std_logic_vector(8 downto 0);

Begin stmp(0<=sin; Sout<=stmp(8);

Gensub: for i in 0 to 7 generate

u1:sub port map(x=>a(i),y=>b(i),diffr=>c(i),sub_out=>stmp(i+1)); End generate; end;

1：实体和结构体是VHDL设计文件的两个基本组成部分：实体部分描述设计系统的外部接口信号（即输入/输出信号）；结构体用于描述系统的内部电路。

2：端口模式用来说明数据传输通过该端口的方向。端口模式有以下几类：

IN（输入）：仅允许数据流进入端口。主要用于时钟输入、控制输入、单向数据输入。

OUT（输出）：仅允许数据流由实体内部流出端口。该模式通常用于终端计数一类的输出，不能用于反馈。

BUFFER（缓冲）：该模式允许数据流出该实体和作为内部反馈时用，但不允许作为双向端口使用。

INOUT（双向）：可以允许数据流入或流出该实体。该模式也允许用于内部反馈。缓冲模式用于在实体内部建立一个可读的输出端口，例如计数器输出、计数器的现态用来决定计数器的次态。

如果端口模式没有指定，则该端口处于缺省模式为：IN。

3：有三种不同风格的描述方式：行为描述方式(behavior)、数据流描述方式(dataflow)或寄存器RTL描述方式、结构化描述方式(structural)

4：库的种类

IEEE库

IEEE库是VHDL设计中最为常见的库，它包含有IEEE标准的程序包和其他

一些支持工业标准的程序包。IEEE库中的标准程序包主要包括STD_LOGIC_1164，NUMERIC_BIT和NUMERIC_STD等程序包。其中的STD_LOGIC_1164是最重要的最

常用的程序包，大部分基于数字系统设计的程序包都是以此程序包中设定的标准为基础的。符合IEEE标准的程序包并非符合VHDL语言标准，如STD_LOGIC_1164程序包。因此在使用VHDL设计实体的前面必须以显式表达出来。

STD库

由于STD库符合VHDL语言标准，在应用中不必如IEEE库那样以显式表达出来。WORK库

WORK库是用户的VHDL设计的现行工作库，用于存放用户设计和定义的一些设计单元和程序包。因此自动满足VHDL语言标准，在实际调用中，不必以显式预先说明。

VITAL库

使用VITAL库，可以提高VHDL门级时序模拟的精度，因而只在VHDL仿真器中使用。库中包含时序程序包VITAL_TIMING和VITAL_ PRIMITIVES。VITAL程序包已经成为IEEE标准，在当前的VHDL仿真器的库中，VITAL库中的程序包都已经并到IEEE库中。

5：

156E2(=15600) 44.99E-2(=0.4499) 10#170# --(十进制数表示，等于170)

2#1111_1110# --(二进制数表示，等于254) 16#E#E1 --(十六进制数表示，等于 2#11100000#，=14×161 =224)

6：变量：变量不能用于存储元件。变量赋值和初始化赋值赋号都用“：=”表示。变量赋的初值不是预设的，某一时刻只能有一个值。变量不能用于在进程间的传递数据。仿真时，变量用于建模；综合时，充当数据的暂存。

信号：”:=“表示对信号直接赋值，信号获得初始值不产生延时。”<=“表示对

信号代入赋值，这种方式允许产生延时。仿真时，要保证信号在初始化时能设定在指定值上。综合时，信号应在实体和结构体中被清楚地描述。

变量、常量、信号三者的使用比较：

从硬件电路系统来看，常量相当于电路中的恒定电平，如GND或VCC接口，而变量和信号则相当于组合电路系统中门与门间的连接及其连线上的信号值。

从行为仿真和VHDL语句功能上看，信号和变量的区别主要表现在接受和保持信

息的方式、信息保持与传递的区域大小上。如：

信号可以设置传输延迟量，而变量则不能；

变量在进程、函数和过程中声明，只能作为局部的信息载体，而信号在结构体中声明，可作为模块间的信息载体；

变量的设置有时只是一种过渡，最后的信息传输和界面间的通信都靠信号来完成。变量用“:=”号赋值，其值立即被使用（无时间延迟），而信号用“<=”赋值，其赋值过程附加有时间延迟，只在信号声明语句中用“:=”号赋初值。

从综合后所对应的硬件电路结构来看，信号一般将对应更多的硬件结构，但在许多情况下，信号和变量并没有什么区别。

虽然VHDL仿真器允许变量和信号设置初始值，但在实际应用中，VHDL综合器并不会把这些信息综合进去

7：最小项的特点：在变量的任何取值下必有一个最小项，而且仅有一个最小项

的值为1；全体最小项之和为1 ；任意两个最小项的乘积为0；最大项的

特点：在变量的任何取值下必有一个最大项，而且仅有一个最大项的值为0 ；

全体最大项之积为0 ；任意两个最大项之和为1。

8、在状态机设计中，不管使用何种编码，总是不可避免地出现大量剩余状态，

即未被使用的编码组合，称为非法状态。如果不对这些非法状态进行处理，在外界不确定的干扰或随机上电的初始启动后，状态机都有可能进入不可预测的非法状态，导致失控。解决的方法是利用OTHERS语句对未提到的状态作统一处理，

即CASE语句最后一个条件为：WHEN OTHERS=> next state<=st0；

9、四种上升沿表达形式：

状态机例题：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是

连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。例8-11描述的电路完成对序列数“11100101”的检测，当这一串序列数高位在前(左移)串行进入检测器后，若此数与预置的密码数相同，则输出“A”，否则仍然输出“B”。

LIBRARY IEEE ;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY SCHK IS

PORT(DIN，CLK，CLR : IN STD_LOGIC; --串行输入数据位/工作时钟/复位信号

AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); --检测结果输出

END SCHK;

ARCHITECTURE behav OF SCHK IS

SIGNAL Q : INTEGER RANGE 0 TO 8 ;

SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); --8位待检测预置数(密码

=E5H)

BEGIN

D <= "11100101 " ; --8位待检测预置数

PROCESS( CLK, CLR )

BEGIN

IF CLR = '1' THEN Q <= 0 ;

ELSIF CLK'EVENT AND CLK='1' THEN --时钟到来时，判断并处理当前输入的位

CASE Q IS

WHEN 0=> IF DIN = D(7) THEN Q <= 1 ; ELSE Q <= 0 ; END IF ;

WHEN 1=> IF DIN = D(6) THEN Q <= 2 ; ELSE Q <= 0 ; END IF ;

WHEN 2=> IF DIN = D(5) THEN Q <= 3 ; ELSE Q <= 0 ; END IF ;

WHEN 3=> IF DIN = D(4) THEN Q <= 4 ; ELSE Q <= 0 ; END IF ;

WHEN 4=> IF DIN = D(3) THEN Q <= 5 ; ELSE Q <= 0 ; END IF ;

WHEN 5=> IF DIN = D(2) THEN Q <= 6 ; ELSE Q <= 0 ; END IF ;

WHEN 6=> IF DIN = D(1) THEN Q <= 7 ; ELSE Q <= 0 ; END IF ;

WHEN 7=> IF DIN = D(0) THEN Q <= 8 ; ELSE Q <= 0 ; END IF ;

WHEN OTHERS => Q <= 0 ;

END CASE ;

END IF ;

END PROCESS ;

PROCESS( Q ) --检测结果判断输出

BEGIN

IF Q = 8 THEN AB <= "1010" ; --序列数检测正确，输出“A” ELSE AB <= "1011" ; --序列数检测错误，输出“B” END IF ;

END PROCESS ;

END behav ;

设计一个序列检测器。要求检测器连续收到串行码{1101}后，输出检测标志1，否则输出0。状态机设计步骤：①分析设计要求，列出全部可能状态；②画出状态转移图；③用VHDL语言描述状态机（1）分析设计要求，列出全部可能状态:

未收到一个有效位（0）：S0

收到一个有效位（1）：S1

连续收到两个有效位（11）：S2

连续收到三个有效位（110）：S3

连续收到四个有效位（1101）：S4（2）状态转移

图:

（3）用VHDL语言描述状态机：定义状态机—枚举类型状态转换描述输出信号描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITYmooreIS PORT （ clk, data：

IN STD_LOGIC; zo :OUT STD_LOGIC);ENDmoore;ARCHITECTURE a OFmo oreIS TYPESTATEIS (S0,S1,S2,S3,S4); SIGNAL pstate :STATE;BEGIN PR OCESS(clk) BEGIN IF (clk’EVENT AND clk=‘1’)THEN CASE pstate is WHENS0=> IF data=‘1’THEN pstate<=S1; ELSE pstate<= S0; END IF; WHENS1=> IF data=‘1’THEN pstate<=S2; ELSE pstate<=S0; END IF; WHENS2=> IF data=‘0’TH EN pstate<=S3; ELSE pstate<=S2; END IF;WHENS3=> IF da ta=‘1’THEN pstate<=S4; ELSE pstate<=S0; END IF; WHENS4=> IF da ta=‘1’THEN pstate<=S1; ELSE pstate<=S0; END IF; END CASE; END IF; END PROCESS; zo<=‘1’WHENpstate=s4 ELSE ‘0’; END a;

VHDL试卷

2009/2010 学年第一学期末考试试题答案及评分标准（A卷）一、填空题（20分,每空格1分） 1、一个完整的VHDL语言程序通常包含实体（entity），构造体（architecture），配置（configuration），包集合（package）和库（library） 5各部分。 2、在一个实体的端口方向说明时，输入使用in 表示，那么构造体内部不能再使用的输出是用out 表示；双向端口是用 inout 表示；构造体内部可再次使用的输出是用 buffer 表示； 3、一个构造体可以使用几个子结构，即相对比较独立的几个模块来构成。VHDL语言可以有以下3种形式的子结构描述语句： BLOCK 语句结构； PROCESS 语句结构和SUBPROGRAMS结构。 4、VHDL的客体，或称数据对象包括了常数、变量variable 和信号signal 。

5、请列出三个VHDL语言的数据类型，如实数、位等。位矢量，字符，布尔量。 6、设D0为'0', D1为'0', D2为'1', D3为'0', D0 & D1 & D2 & D3的运算结果是“0010”， D3 & D2 & D1 & D0的运算结果是“0100”。 7、构造体的描述方式包括三种，分别是寄存器传输（RTL）描述方法或称数据流；构造体的结构描述方式和构造体的行为描述方式。 20分，每小题5分，判断对错2分，给出正确答案3分） 1、传统的系统硬件设计方法是采用自上而下（top down）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自下而上（bottom up）的设计方法。（×）传统的系统硬件设计方法是采用自下而上（bottom up）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自上而下（top down）的设计方法 2、VHDL可以采用层次化的设计，一个高层的结构体中可以调用低层的实体（√） 1

全国计算机一级考试试题MSOffice历年真题选择题汇总-

全国计算机一级考试试题 MS_Office(历年真题_选择题) 1 1.第二代电子计算机使用的元件是 A)晶体管 B)电子管 C)中、小规模集成电路 D)大规模和超大规模集成电路【答案】A 【解析】第1代计算机是电子管计算机，第二代计算机是晶体管计算机，第3代计算机主要元件是采用小规模集成电路和中规模集成电路，第4代计算机主要元件是采用大规模集成电路和超大规模集成电路。 (2)除了计算机模拟之外，另一种重要的计算机教学辅助手段是 A)计算机录像 B)计算机动画 C)计算机模拟 D)计算机演示【答案】C(此题较为模糊，答案C可能不是正确的。我想应该是“D.计算机演示”，但由于此题及答案来自搜狐教育频道。所以不敢贸然更改) 【解析】计算机作为现代教学手段在教育领域中应用得越来越广泛、深入。主要有计算机辅助教学、计算机模拟、多媒体教室、网上教学和电子大学。 (3)计算机集成制作系统是 A)CAD B)CAM C)CIMS D)MIPS 【答案】C 【解析】将CAD/CAM和数据库技术集成在一起，形成CIMS(计算机集成制造系统)技术，可实现设计、制造和管理完全自动化。 (4)十进制数215用二进制数表示是 A)1100001 B)1101001 C)0011001 D)11010111 【答案】D 【解析】十进制向二进制的转换前面已多次提到，这一点也是大纲要求重点掌握的。采用"除二取余"法。 (5)十六进制数34B对应的十进制数是 A)1234 B)843 C)768 D)333 【答案】B 【解析】十六进制数转换成十进制数的方法和二进制一样，都是按权展开。 (6)二进制数0111110转换成十六进制数是 A)3F B)DD C)4A D)3E 【答案】D 【解析】二进制整数转换成十六进制整数的方法是：从个位数开始向左按每4位二进制数一组划分，不足4位的前面补0，然后各组代之以一位十六进制数字即可。 (7)二进制数转换成十六进制数是 A)52B B)D45D C)23C D)5E 【答案】A 【解析】二进制整数转换成十六进制整数的方法是：从个位数开始向左按每4位二进制数一组划分，不足4位的前面补0，然后各组代之以一位十六进制数字即可。 (8)二进制数1234对应的十进制数是 A)16 B)26 C)34 D)25 【答案】B 【解析】二进制数转换成十进制数的方法是按权展开。 (9)一汉字的机码是B0A1H，那么它的国标码是 A)3121H B)3021H C)2131H D)2130H 【答案】B 【解析】国标码是汉字的代码，由两个字节组成，每个字节的最高位为0，机码是汉字在计算机的编码形式，也由两个字节组成，每个字节的最高位为专业WORD.

VHDL语言实例教学内容

VHDL语言实例例1：设计一七段显示译码器，用它来驱动七段发光管LED显示十六进制数字0到9和字母A到F。LED显示数码管为共阳极。 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY HEX2LED IS PORT( HEX :IN std_logic_vector(3 DOWNTO 0); LED : OUT std_logic_vector(6 TO 0) ); END HEX2LED; 图例1 七段显示译码器实体 ARCHITECTURE HEX2LED_arc OF HEX2LED IS BEGIN -- HEX-TO-SEVEN-SEGMENT DECODER -- SEGMENT ENCODING -- -- ---- -- 5 | |1 -- ---- <--6 -- 4 | |2

-- ---- -- 3 WITH HEX SELECT LED<= "1111001" when "0001", "0100100" when "0010", "0110000" when "0011", "0011001" when "0100", "0010010" when "0101", "0000010" when "0110", "1111000" when "0111", "0000000" when "1000", "0010000" when "1001", "0001000" when "1010", "0000011" when "1011", "1000110" when "1100", "0100001" when "1101", "0000110" when "1110", "0001110" when "1111", "1000000" when others; END HEX2LED_arc; 例2：设计一个八选一数据选择器 1）s是通道选择信号, d0,d1,d2,d3,d4,d5,d6,d7数据输入 out1是数据输出

完整word版,VHDL期末考试题

1.结构体的三种描述方式：-行为描述-数据流描述-结构化描述 2.一般将一个完整的VHDL程序称为设计实体 3. VHDL设计实体的基本结构由库、程序包、实体、结构体和配置组成。 4.VHDL不区分大小写。 5.常用的库：library ieee ,程序包：use ieee.std_logic_1164.all 6.VHDL程序的基本结构至少应包括实体、结构体和对库的引用声明。 7.在VHDL程序中使用的文字、数据对象、数据类型都需要事先声明。 8. VHDL的实体由实体声明和结构体组成。VHDL的实体声明部分指定了设计单元的输入出端口或引脚，它是设计实体对外的一个通信界面，是外界可以看到的部分。VHDL的结构体用来描述实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。 9.端口方向模式：IN（输入）、OUT（输出<构造体内部不能再使用>）、INOUT（双向）、BUFFER （缓冲<构造体内部可再使用>） 10．VHDL的标识符名必须以（字母开头），后跟若干字母、数字或单个下划线构成，但最后不能为（下划线），不能连续两个下划线相连。 11. 为信号赋初值的符号是（：=）；程序中，为变量赋值的符号是（：=），为信号赋值的符号是（<=） 12. VHDL的数据类型包括标量类型、复合类型、存储类型和文件类型请列出3个VHDL语言的数据类型，如实数、位等。位矢量，字符，布尔量，整数，字符串，时间，错误等级，自然数，正整数。 13. VHDL的操作符包括逻辑、算术、关系和并置四类 14.、GAL、PLA、PAL(早期) ：基于乘机项技术构造的可编程逻辑器件，不需要配置外部程序寄存芯片 FPGA(现场可编程门阵列)：基于查找表技术构造的可编程逻辑器件，需要配置外部程序寄存芯片 15.VHDL客体或数据对象：常量、信号、变量（可被多次赋值）、文件。 16.一个VHDL程序中可以使用多个进程process语句，一个设计实体可以拥有多个结构体。 17.VHDL的预算操作包括：逻辑运算符、关系运算符、乘法运算符（优先级<<<）逻辑运算符、关系运算符、加减并置运算符、正负运算符、乘法运算符、 18.VHDL中std_logic类型：‘Z’表示高阻，‘X’表示不确定 19.将一个信width定义为一个4位标准逻辑向量为：signal width :std_logic_vector(3 downto 0) 定义一个变量a,数据类型为4位位向量：variable a :bit_vector(3 downto 0) 20．赋值语句是并行执行，IF语句是串行执行。 21.标准逻辑是一个具有九值逻辑的数据类型 22.表示‘0’‘1’两值逻辑的数据类型是bit，表示‘0’‘1’‘Z’等九值逻辑的数据类型是std_logic ,表示空操作的数据类型是NULL 23.<=是小于等于关系运算符，又是赋值运算操作符 /=是不相等操作符，功能是在条件判断是判断操作符两端不相等。 NOT是逻辑运算符，表示取反，在所有操作符中优先级最高。 30．并置运算符 & 的功能是把多个位或位向量合并为一个位向量。 24.位类型的初始化采用字符，位矢量用字符串 25.进程必须位于结构体内部，变量必须定义于进程内部 26.进程执行的机制是敏感信号发生跳变 27. VHDL语言可以有以下3种形式的子结构描述语句： BLOCK语句结构； PROCESS语句结

EDA-常见实例源程序代码vhdl

第4章用VHDL程序实现常用逻辑电路4.1 组合逻辑电路设计 4.1.1 基本逻辑门 library ieee; use iee.std_logic_1164.all; entity jbm is port(a,b: in bit; f1,f2,f3,f4,f5,f: out bit); end jbm; architecture a of jbm is begin f1<=a and b; --构成与门 f2<=a or b; --构成或门 f<=not a; --构成非门 f3<=a nand b; --构成与非门 f4<=a nor b; --构成异或门 f5<=not(a xor b); --构成异或非门即同门 end; 4.1.2 三态门 library ieee; use ieee.std_logic_1164.all; entity tri_s is port(enable: in std_logic; datain: in std_logic_vector(7 downto 0); dataout: out std_logic_vector(7 downto0)); end tri_s; architecture bhv of tri_s is begin process(enable,datain) begin if enable='1' then dataout<=datain; else dataout<="ZZZZZZZZ"; end if; end process; end bhv; 4.1.3 3-8译码器 library ieee; use ieee.std_logic_1164.all; entity decoder3_8 is port(a,b,c,g1,g2a,g2b: in std_logic; y: out std_logic_vector(7 downto 0)); end decoder3_8; architecture a of decoder3_8 is signal dz:std_logic_vector(2 downto 0); begin dz<=c&b&a; process (dz,g1,g2a,g2b) begin if(g1='1'and g2a='0'and g2b='0')then case dz is when "000"=> y<="11111110"; when "001"=> y<="11111101"; when "010"=> y<="11111011"; when "011"=> y<="11110111"; when "100"=> y<="11101111"; when "101"=> y<="11011111"; when "110"=> y<="10111111"; when "111"=> y<="01111111"; when others=>y<="XXXXXXXX"; end case; else y<="11111111"; end if; end process; 4.1.4 优先编码器

杭州电子科技大学2005年EDA技术与VHDL考试试题B卷

杭州电子科技大学2005年EDA技术与VHDL考试试题B卷一、单项选择题：（20分） 1． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。 A .瘦IP B.固IP C.胖IP D.都不是 2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。 A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D. 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。 3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是____。 A. FPGA全称为复杂可编程逻辑器件； B. FPGA是基于乘积项结构的可编程逻辑器件； C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。 4．进程中的信号赋值语句，其信号更新是_______。 A. 按顺序完成； B. 比变量更快完成； C. 在进程的最后完成； D. 都不对。 5． VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。 A. 器件外部特性； B. 器件的内部功能； C. 器件的综合约束； D. 器件外部特性与内部功能。 6．不完整的IF语句，其综合结果可实现________。 A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路

vhdl基本语法

VHDL 基础语法篇——VHDL VHDL硬件描述语言 1.1 VHDL概述 1.1.1 VHDL的特点 VHDL语言作为一种标准的硬件描述语言，具有结构严谨、描述能力强的特点，由于 VHDL语言来源于C、Fortran等计算机高级语言，在VHDL语言中保留了部分高级语言的原语句，如if语句、子程序和函数等，便于阅读和应用。具体特点如下： 1. 支持从系统级到门级电路的描述，既支持自底向上（bottom-up）的设计也支持从顶向下（top-down）的设计，同时也支持结构、行为和数据流三种形式的混合描述。 2. VHDL的设计单元的基本组成部分是实体（entity）和结构体（architecture），实体包含设计系统单元的输入和输出端口信息，结构体描述设计单元的组成和行为，便于各模块之间数据传送。利用单元（componet）、块（block）、过程（procure）和函数（function）等语句，用结构化层次化的描述方法，使复杂电路的设计更加简便。采用包的概念，便于标准设计文档资料的保存和广泛使用。 3. VHDL语言有常数、信号和变量三种数据对象，每一个数据对象都要指定数据类型，VHDL 的数据类型丰富，有数值数据类型和逻辑数据类型，有位型和位向量型。既支持预定义的数据类型，又支持自定义的数据类型，其定义的数据类型具有明确的物理意义，VHDL是强类型语言。 4. 数字系统有组合电路和时序电路，时序电路又分为同步和异步，电路的动作行为有并行和串行动作，VHDL语言常用语句分为并行语句和顺序语句，完全能够描述复杂的电路结构和行为状态。 1.1.2 VHDL语言的基本结构 VHDL语言是数字电路的硬件描述语言，在语句结构上吸取了Fortran和C等计算机高级语言的语句，如IF语句、循环语句、函数和子程序等，只要具备高级语言的编程技能和数字逻辑电路的设计基础，就可以在较短的时间内学会VHDL语言。但是VHDL毕竟是一种描述数字电路的工业标准语言，该种语言的标识符号、数据类型、数据对象以及描述各种电路的语句形式和程序结构等方面具有特殊的规定，如果一开始就介绍它的语法规定，会使初学者感到枯燥无味，不得要领。较好的办法是选取几个具有代表性的VHDL程序实例，先介绍整体的程序结构，再逐步介绍程序中的语法概念。一个VHDL语言的设计程序描述的是一个电路单元，这个电路单元可以是一个门电路，或者是一个计数器，也可以是一个CPU。一般情况下，一个完整的VHDL语言程序至少要包含程序包、实体和结构体三个部分。实体给出电路单元的外部输入输出接口信号和引脚信息，结构体给出了电路单元的内部结构和信号的行为特点, 程序包定义在设计结构体和实体中将用到的常数、数据类型、子程序和设计好的电路单元等。一位全加器的逻辑表达式是： S=A⊕B⊕Ci Co=AB+ACi+BCi 全加器的VHDL程序的文件名称是fulladder.VHD，其中VHD是VHDL程序的文件扩展名，程序如下： LIBRARY IEEE; --IEEE标准库 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fulladder IS -- fulladder是实体名称 PORT( A, B, Ci : IN STD_LOGIC; --定义输入/输出信号 Co, S : OUT STD_LOGIC ); END fulladder; ARCHITECTURE addstr OF fulladder IS --addstr是结构体名 BEGIN S <= A XOR B XOR Ci; Co <= (A AND B) OR (A AND Ci) OR (B AND Ci); END addstr; 从这个例子中可以看出，一段完整的VHDL代码主要由以下几部分组成：第一部分是程序包，程序包是用VHDL语言编写的共享文件，定义在设计结构体和实体

VHDL试题

一. 选择填空(每题4分，共40分) 1..MAX7000结构中包含五个主要部分，即逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程连线阵列、I/O控制块。 2．EDA的设计输入主要包括（原理图输入）、状态图输入、波形图输入和HDL 文本输入。 3. 当前最流行的并成为IEEE标准的硬件描述语言包括具 VHDL 和 Verilog 。 4. 常用EDA工具大致可分为设计输入编辑器、HDL综合器、仿真器、适配器和下载器 5个模块。 5. CPLD结构特点为以乘积项结构方式构成逻辑行为； FPGA结构特点为以查表法结构方式构成逻辑行为。 7. VHDL中最常用的库是 IEEE 标准库，最常用的程序包是 STD-LOGIC-1164 程序包。常用的四种库是IEEE库、STD库、WORK库及VITAL库。IEEE库是VHDL设计中最常用的库，它包含有IEEE标准的程序包和其他一些支持工业标准的程序包。 8. VHDL程序的基本结构 9. 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试。 10. 源文件保存时，建议文件名尽可能与该程序的实体名保持一致。 11. 资源优化可以分为资源共享，逻辑优化、串行化。速度优化分为流水线设计,寄存器配平和关键路径法。 12. 三类数据对象：变量、常量和信号。 13. 在VHDL中有逻辑操作符、关系操作符、算术操作符和符号操作符四类操作符，如果逻辑操作符左边和右边值的类型为数组，则这两个数组的尺寸，即位宽要相等。在一个表达式中有两个以上的算符时，需要使用括号将这些运算分组。如果一串运算中的算符相同，且是AND、OR、XOR这三个算符中的一种，则不需要使用括号。 14. 时序电路产生的条件：利用不完整的条件语句的描述。 15. 结构体中的可综合的并行语句主要有七种：并行信号赋值、进程、块语句、条件信号语句、元件例化语句、生成语句和并行过程调用语句。顺序语句有赋值语句、流程控制语句、等待语句、子程序调用语句、返回语句和空操作语句。16. 顺序语句只能出现在进程中，子程序包括函数和过程。并行语句不放在进程中。 17. 进程本身是并行语句，但其内部是顺序语句 2、本质区别： 18. P247—248自己解决去！ 19. P248标志符的命名规则 20. 三种主要的状态编码为：状态位直接输出型号编码、一位热码编码和顺序编码。特点P215 21. 非法状态的产生原因：1、外界不确定的干扰2、随机上电的初始启动 22. VHDL要求赋值符“<=”两边的信号的数据类型必须一致。 23. 综合的概念：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。

历年行测试题精选t

D 2. 2, 1, 4, 3,( ), 5。 A 1 B 2 3. 生死：存亡 B 、亲疏：长幼 C 、真伪：对错 D 、好坏：优劣 4. 凡有关国家机密的案件都不是公开审理的案件。据此，我们可以推出: A 、不公开审理的案件都是有关国家机密的案件 B 公开审理的案件都不是有关国家机密的案件 C 有关国家机密的某些案件可以公开审理 D 不涉及国家机密的有些案件可以不公开审理 5. 在现代社会中，当一个人追求幸福生活时不应忽略接受教育方面的需求。如果没有对于人类在科学、文学和艺术等方面的成就的欣赏能力并从这种欣赏中获得满足，那么一个人就算不上获得了真正的生活，只不过是生存而已。这段话主要支持了这样一种观点，即教育（）。 A 、并不关注于某些具体的目的 B 可以使人更充分地享受生活的乐趣 C 可以使人获得维持生活的基本能力 D 主要教授有关科学、文学和艺术方面的内容 6. 从所给的四个选项中，选择最合适的一个填入问号处，使之呈现一定的规律性（ 1. 、选择题行测考试试题库 C 、3 A 、轻重：缓急

A| 孑 ◎? A 0 B C D 7. A BCD & 1 , 3, 7, 15, 31,()。 A 61 B 62 C、63 D 64 9. 不公平竞争：是一个企业采用不正当或者不公平的手段，提高其产品的市场份额，给生产同类产品的竞争对手造成了不公平的市场环境，严重损害其竞争对手的利益。根据定义，下列行为不是不公平竞争的是： A. 微软在其操作系统中捆绑IE测览器，用户购买操作系统的同时也购买了IE测览器，导致大量用户不再另外购买其竞争对手Netscape的测览器 B. 20世纪80年代，IBM公司投入大量资金研制超大型计算机的关键技术，成功之后申请专利，造成20世纪90年代在超大型计算机领域IBM 一手遮天的局面 C. A公司和B 公司都生产减肥药品，为了扩大市场占有份额，提高销售利润，A公司在电视台和一些报纸上大作宣传，指出B公司药品的种种缺点和副作用，导致消费者拒买B公司的产品 D. A公司为了和B公司争夺市场份额，制作电影广告，显示一架机徽为A的战机向即将倾覆的(标专为B)军舰投下重磅炸弹 10. 中国的行政领导体制属于： A、首长负责制 B 、委员会制 C 、党委领导下的行政首长负责制D、混合制 11. 下列说法正确的有： A. 受双重领导的机关向其中一个领导机关主送请示，应同时将公文抄送另一个领导机关

原创：VHDL verilog 互相调用的例子

给两个例子，一个是VHDL做顶层调用verilog 一个是verilog 做顶层调用VHDL VHDL调用verilog： module sync_block #( parameter INITIALISE = 2'b00 ) ( input clk, // clock to be sync'ed to input data_in, // Data to be 'synced' output data_out // synced data ); //VHD entity dcm_reset is port( ref_reset : in std_logic; -- Synchronous reset in ref_clk domain ref_clk : in std_logic; -- Reliable reference clock of known frequency (125MHz) dcm_locked : in std_logic; -- The DCM locked signal dcm_reset : out std_logic -- The reset signal which should be connected to the DCM ); end dcm_reset; component sync_block port ( clk : in std_logic; -- clock to be sync'ed to data_in : in std_logic; -- Data to be 'synced' data_out : out std_logic -- synced data ); end component; dcm_locked_sync_tx : sync_block port map( clk => ref_clk, data_in => dcm_locked, data_out => dcm_locked_sync ); verilog调用VHDL：（目标还是上述VHDL模块） module gmii_if ( …… ）; dcm_reset rx_dcm_reset ( .ref_reset (tx_reset), .ref_clk (tx_clk),

VHDL复习题

一、选择题 ( A )1．一个项目的输入输出端口是定义在： A. 实体中 B. 结构体中 C. 任何位置 D. 进程体 ( B)2．描述项目具有逻辑功能的是： A. 实体 B. 结构体 C. 配置 D. 进程 ( A )3．关键字ARCHITECTURE定义的是： A. 结构体 B. 进程 C. 实体 D. 配置 ( D )4．VHDL语言中变量定义的位置是： A. 实体中中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置( D )5．VHDL语言中信号定义的位置是： A. 实体中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置( B )6．变量是局部量可以写在： A. 实体中 B. 进程中 C. 线粒体 D. 种子体中 ( A )7．变量和信号的描述正确的是： A. 变量赋值号是:= B. 信号赋值号是:= C. 变量赋值号是<= D. 二者没有区别( B )8. 变量和信号的描述正确的是： A. 变量可以带出进程 B. 信号可以带出进程 C. 信号不能带出进程 D. 二者没有区别( )9．对于信号和变量的说法，哪一个是不正确的： A. 信号用于作为进程中局部数据存储单元 B. 变量的赋值是立即完成的 C. 信号在整个结构体内的任何地方都能适用 D. 变量和信号的赋值符号不一样 ( A )10．下列关于变量的说法正确的是： A.变量是一个局部量，它只能在进程和子程序中使用 B.B. 变量的赋值不是立即发生的，它需要有一个δ延时 ×××××试卷第1页（共××页）

C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量 D. 变量赋值的一般表达式为：目标变量名<= 表达式 ( C )11．可以不必声明而直接引用的数据类型是： A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三个答案都是错误的 ( C )12．STD_LOGIG_1164中定义高阻的字符是： A. X B. x C. z D. Z ( A )13．STD_LOGIG_1164中字符H定义的是： A. 弱信号1 B. 弱信号0 C. 没有这个定义 D. 初始值 ( B )14．使用STD_LOGIG_1164中的数据类型时： A. 可以直接调用 B. 必须在库和包集合中声明 C. 必须在实体中声明 D. 必须在结构体中声明 ( B )15．关于转化函数说法正确的是： A. 任何数据类型都可以通过转化函数相互转化 B. 只有特定类型的数据类型可以转化 C. 任何数据类型都不能转化 D. 前面说法都是错误的 ( C )16．VHDL运算符优先级说法正确的是： A. 逻辑运算的优先级最高 B. 关系运算的优先级最高 C. 逻辑运算的优先级最低 D. 关系运算的优先级最低 ( D )17．VHDL运算符优先级说法正确的是： A. NOT的优先级最高 B. AND和NOT属于同一个优先级 C. NOT的优先级最低 D. 前面的说法都是错误的 ( D )18．VHDL运算符优先级说法正确的是： A. 括号不能改变优先级 B. 不能使用括号 C. 括号的优先级最低 D. 括号可以改变优先级 ( B )19．如果a=1,b=0，则逻辑表达式（a AND b）OR（NOT b AND a）的值是： A. 0 B. 1 C. 2 D. 不确定 ( B )20．正确给变量X赋值的语句是： A. X<=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正确 ( )21．VHDL文本编辑中编译时出现如下的报错信息，其错误原因是： ×××××试卷第2页（共××页）

2020年会计职称考试试题：初级会计实务(历年试题精选3)

2020年会计职称考试试题：初级会计实务(历年试题精选3) 第三章一、单项选择题 1.下列各项中，不属于所有者权益的是()。(2020年) A.资本溢价 B.计提的盈余公积 C.投资者投入的资本 D.应付高管人员基本薪酬【答案】D 【解析】本题考核所有者权益的核算内容。所有者权益包括实收资本(或股本)(选项C)、资本公积(选项A)、盈余公积(选项B)、未分配利润等。选项D通过应付职工薪酬核算。 2.甲、乙公司均为增值税一般纳税人，使用的增值税税率为17%，甲公司接受乙公司投资转入的原材料一批，账面价值100000元，投资协议约定价值120000元，假定投资协议约定的价值与允价值相符，该项投资没有产生资本溢价。甲公司实收资本应增加()元。(2020年) A.100000 B.117000 C.120000 D.140400 【答案】D

【解析】甲公司实收资本增加=120000×(1+17%)=140400(元)。 3.下列各项中，不属于留存收益的是()。(2020年) A.资本溢价 B.任意盈余公积 C.未分配利润 D.法定盈余公积【答案】A 【解析】本题考核留存收益的内容。留存收益包括盈余公积和未分配利润，盈余公积又包括法定盈余公积和任意盈余公积，所以选项BCD都属于留存收益。选项A属于资本公积。 4.某股份有限公司首次公开发行普通股6000万股，每股价值1元，每股发行价格3元，发生手续费、佣金等500万元，该项业务应计入资本公积的金额为()万元。(2020年) A.11500 B.12000 C.12500 D.17500 【答案】A 【解析】发行股票，借：银行存款18000 贷：股本6000 资本公积--股本溢价12000

VHDL合肥工业大学期末试题(含答案)2007-2008A

合肥工业大学 2007/2008 学年第一学期末考试试题答案及评分标准（A卷）一、填空题（20分,每空格1分） 1、VHDL是否区分大小写？不区分。 2、digital_ _8标识符合法吗？不合法。12_bit标识符合法吗？不合法。 signal标识符合法吗？不合法。 3、结构体有三种描述方式，分别是数据流、行为、和结构化。 4、请分别列举一个常用的库和程序包library ieee 、use ieee.std_logic_1164.all 。 5、一个信号处于高阻（三态）时的值在VHDL中描述为‘Z’。 6、将一个信号width定义为一个4位标准逻辑向量为 signal width : std_logic_vector(3 downto 0) 。 7、/=是不相等操作符，功能是在条件判断是判断操作符两端不相等。 8、设D0为'0', D1为'1', D2为'1', D3为'0', D3 & D2 & D1 & D0的运算结果是 “0110”，（D3 or D2）and（D1 and not D0）的运算结果是：‘1’。 9、赋值语句是（并行/串行）并行执行的，if语句是（并行/串行）串行执行的。 10、请列举三种可编程逻辑器件： EEPROM 、 GAL 、 FPGA 。二、简答（20分，每小题5分） 1、简述VHDL程序的基本结构。

程序包（2）实体（3）结构体（5）若答出配置也可加1分 2、简述信号与变量的区别。信号延时赋值，变量立即赋值（2）信号的代入使用<=，变量的代入使用:=；（4）信号在实际的硬件当中有对应的连线，变量没有（5） 3、简述可编程逻辑器件的优点。 ●集成度高，可以替代多至几千块通用IC芯片 –极大减小电路的面积，降低功耗，提高可靠性（1） ●具有完善先进的开发工具 –提供语言、图形等设计方法，十分灵活 –通过仿真工具来验证设计的正确性（2） ●可以反复地擦除、编程，方便设计的修改和升级（3） ●灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间（4） ●保密性好（5） 4、试比较moore状态机与mealy状态机的异同。 Moore输出只是状态机当前状态的函数（3） Mealy输出为有限状态机当前值和输入值的函数（5）三、判断题（10分） library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; 以上库和程序包语句有无错误？有，有的话请在原程序相应位置改正。（2） entity rom is port( addr: in std_logic_vector(0 to 3);

QMS历年考试真题题库选择题范文

QMS考试真题题库本人经过多年经验，把近几年考试试题总结归纳如下，希望有助于想考试的朋友，其中部分答案有出入、争议，不一定正确，仅供参考。一、选这题（第一部分） 1、最高管理者的职责可以不包括（A） A 组织内部审核 B 制定质量方针 C 进行管理评审 D 确保获得资源 2、外包过程不包括（C） A 贴牌生产（OEM） B 设计委托给设计院 C 采购原材料、标准件 D 所属总公司提供的服务 3、产品的固有特性有（B） A 产品的所有者 B 产品的外观 C 产品的价格 D 都不是 4、交付后的活动包括（D） A 提供担保 B 维修服务 C 产品的价格 D 都不是 5、及产品有关的要求的评审应在组织向顾客作出提供产品的承诺（A） A 之前进行 B 之中进行 C 之后进行 D 之前之中之后进行 6、基础设施不包括（C）

A 建筑物 B 信息系统 C 供方的运输设施 D 过程设备的软件 7、质量管理体系文件的多少及详略程序取决于（D） A 组织的规模和活动的类型 B 人员的能力 C 过程及其相互作用的复杂程度 D 以上全部 8、顾客财产不包括（B） A 知识产权 B 顾客指定使用的配套件 C 顾客的个人信息 D 顾客提供的原材料 9、在对质量管理体系的变更进行策划和实施时，应保持质量管理体系的（B） A 符合性 B 完整性 C 适宜性 D 充分性 10、制定质量方针是（A）的职责 A 最高管理者 B 管理者代表 C 质量管理部门负责人 D 审核组长 11、GB/T19001-2008标准中，术语产品仅适用于（C） A 预期提供给顾客的产品 B 产品实现过程预期的输出 C A和B D A 或B 12、GB/T19001-2008标准6.3“基础设施”可以是（D） A 生产设备 B 生产场所及设施 C 信息系统和通讯技术 D 以上都是 13、为了生产期望的结果，由过程组成的系统在组织内的应用，连同这些过程的识别和相互作用及其管理，称为（C）

程序实例1：ASK调制与解调VHDL程序及仿真

ASK调制VHDL程序及仿真 1. ASK调制VHDL程序 --文件名：PL_ASK --功能：基于VHDL硬件描述语言，对基带信号进行ASK振幅调制 --最后修改日期：2004.3.16 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_ASK is port(clk :in std_logic; --系统时钟 start :in std_logic; --开始调制信号 x :in std_logic; --基带信号 y :out std_logic); --调制信号 end PL_ASK; architecture behav of PL_ASK is signal q:integer range 0 to 3; --分频计数器 signal f :std_logic; --载波信号 begin process(clk) begin if clk'event and clk='1' then if start='0' then q<=0; elsif q<=1 then f<='1';q<=q+1; --改变q后面数字的大小，就可以改变载波信号的占空比 elsif q=3 then f<='0';q<=0; --改变q后面数字的大小，就可以改变载波信号的频率 else f<='0';q<=q+1; end if; end if; end process;

y<=x and f; --对基带码进行调制 end behav; 2. ASK调制VHDL程序仿真图及注释 ASK调制VHDL程序仿真图及注释如图8.9.7所示。（a）ASK调制仿真全图注：a.基带码长等于载波f的6个周期。 b. 输出的调制信号y滞后于输入基带信号x一个clk时间。（b）ASK调制仿真局部放大图图8.9.7 ASK调制VHDL程序仿真图及注释 8.9.6 ASK解调VHDL程序及仿真 1.ASK解调VHDL程序 --文件名：PL_ASK2 --功能：基于VHDL硬件描述语言，对ASK调制信号进行解调 --最后修改日期：2004.2.12 library ieee; use ieee.std_logic_arith.all;

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