加法器 数电实验报告三

实验三加法器

一、实验目的

1、掌握用SSI器件实现全加器的方法。

2、掌握用MSI组合逻辑器件实现全加器的方法。

3、掌握集成加法器的应用。

二、实验设备及器件

1、数字逻辑电路实验板1块

2、74HC(LS)00（四二输入与非门）1片

3、74HC(LS)86（四二输入异或门）1片

4、74HC(LS)153（双四选一数据选择器）1片

5、74HC(LS)283（4位二进制全加器）1片

三、实验原理

组合逻辑电路是数字电路中最常见的逻辑电路之一。组合逻辑电路的特点，就是在任意时刻电路的输出仅取决于该时刻的输入信号，而与信号作用前电路所处的状态无关。本实验是根据给定的逻辑功能，设计出实现这些功能的组合逻辑电路。不考虑低位进位，只本位相加，称半加。实现半加的电路，为半加器。考虑低位进位的加法称为全加。实现全加的电路，为全加器。实现三个输入变量（一位二进制数）全加运算功能的电路称为1位全加器。实现多位二进制数相加有串行多位加法和并行多位加法两种形式，其中比较简单的一种电路是采用多个1位全加器并行相加，逐位进位的方式。

实验用器件管脚介绍：

1、74HC(LS)00（四二输入与非门）管脚如下图所示。

2、74HC(LS)86（四二输入异或门）管脚如下图所示。

3、74HC(LS)153（双四选一数据选择器）管脚如下图所示。

4、74HC(LS)283（4位二进制全加器）管脚如下图所示。

四、实验内容与步骤

1、用门电路实现全加器（基本命题）

参照表达式S i=A i ⊕B i ⊕C i C i+1 = ( A i ⊕B i )C i+A i B i其中为本位和，S i为低

位向本位的进位，C i+1为本位向高位进位，设计用与非门74HC(LS)00及异或门74HC(LS)86实现1位全加器的实验电路图，搭接电路，用LED显示其输出，并记录结果在下表：

1

2、依次由ABC输入信号，观察led的工作情况并记录

注意：由于led是低电平有效，当输出0是灯亮，输出1时灯灭.

2、用数选器实现全加器（基本命题）

参照和实验内容与步骤1完全相同的逻辑功能，设计用与非门74HC(LS)00和数选器74HC(LS)153实现1位全加器的实验电路图，搭接电路，用LED显示其输出，观察电路的逻辑功能是否与设计功能一致。

a、由设计的实验电路图连接电路

b.依次由ABC输入信号，观察led的工作情况并记录并与实验一中对比看逻辑功能

是否与设计功能一致。

注意：由于led是低电平有效，当输出0是灯亮，输出1时灯灭

3、用全加器实现代码转换电路（扩展命题）

设计用全加器74HC(LS)283实现8421码到余三码转换的实验电路图，搭接电路，用LED显示其输出，并记录结果在下表中。

b.依次由ABC输入信号，观察led的工作情况并记录并与实验一中对比看逻辑功能是否与设计功能一致。

注意：由于led是低电平有效，当输出0是灯亮，输出1时灯灭

五、实验总结

通过本次试验已经掌握门电路器件实现全加器的方法，并对集成加法器的应用有初步了解，在实验过程中由于需要连接的线比较多，所以要格外小心。

在实验一中需要经过反演规则将异或逻辑表达式反演为或非式。

实验二主要是用另一个方法实现全加器，注意数选器的数据选择规律，输入的被选择项中最小项确定输出项

实验三注意到输入信号的顺序问题和输出信号接入led的顺序，否则信号灯的显示会与理论不符。这时候不能急，重新确认一下输入和输出的信号是否对应

tips：这次试验学会了很多，首先万用表很万能，要习惯用万用表检测线路其次做实验的正确方法是先画好电路图，按图接线，最后检测，所以元件问题根本不是问题，就把他当个开关好了

最后做实验需要小心谨慎，思维敏捷。这个对万事都是准则。

广东海洋大学学生实验报告书（学生用表） 实验名称 课程名称 课程号 学院(系) 专业 班级 学生姓名 学号 实验地点 实验日期 实验3：触发器逻辑功能测试及应用 一、实验目的 1、掌握集成触发器的逻辑功能及使用方法 2、熟悉触发器之间相互转换的方法 二、实验内容及步骤 1、测试双JK 触发器74LS112逻辑功能。 在输入信号为双端的情况下，JK 触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK 触发器，是下降边沿触发的边沿触发器。JK 触发器的状态方程为Q * ＝J Q ＋K Q （1）JK 触发器74LS112逻辑电路引脚图如下： 图1 （2）测试复位、置位功能，将测试结果填入表1。 表1 （3）触发功能测试，按表2要求测试JK 触发器逻辑功能。 表2 GDOU-B-11-112

（4） 根据图 2逻辑图将JK 触发器分别连接成T 触发器和T ′触发器，并通过做实验进行验证。 注释：T 触发器的逻辑功能：当T ＝0时，时钟脉冲作用后，其状态保持不变；当T ＝1时，时钟脉冲作用后，触发器状态翻转。如果将T 触发器的T 端置“1”，即得T'触发器。在T'触发器的CP 端每来一个CP 脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，广泛用于计数电路中。 图2 2、测试双D 触发器74LS74的逻辑功能 在输入信号为单端的情况下，D 触发器用起来最为方便，其状态方程为 Q * ＝D ，其输出状态的更新发生在CP 脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D 端的状态，D 触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。 （1）D 触发器74LS74逻辑电路引脚图3所示。

计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是

CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数

器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位

实验报告 实验七计数器原理测试及其设计 2.7.1 实验目的 1.掌握中规模集成计数器74LS160、74LS161、74LS163的逻辑功能及使用方法。 2.掌握同步清零与异步清零的区别及74LS160计数器的级联方法。 3.学习用中规模集成计数器设计任意进制计数器。 2.7.2 实验仪器设备与主要器件 实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。 74LS160，74LS161和74LS163。 2.7.3 实验原理 计数器的功能是记录输入脉冲的个数。他所能记忆的最大脉冲个数称为该计数器的模。计数器不仅能统计输入脉冲的个数，还可以用作分频、定时、产生节拍脉冲等。根据进位方式，可分为同步和异步两类。根据进制，可分为二进制、十进制和任意进制等。根据逻辑功能，可分为加法计数器、减法计数器和可逆计数器等。根据电路集成度，可分为小规模集成计数器和中规模集成计数器。 2.7.4 实验内容 1.分别用74LS161和74LS163设计模13计数器，采用清零法实现，并用数码管显示实验结果。 设计思路:74LS161是十六进制计数器，所以我在它计数到13（1101）清零就行了，再利用二进制数与BCD码对应关系，即利用74LS283的逻辑功能使数码管显示实验结果。计数时电路状态转换关系： 0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→0000

设计思路：74LS163接法与74LS161基本一样，只是163的清零信号是12不是13，如图： 2.设计一个用3位数码管指示的六十进制计数器，并用三只开关控制计数器的数据保持、计数及清零功能。 设计思路：用Cr=0控制计数器清零，用EP*ET=0控制计数器数据保持，用高低电平和CP脉冲进行与运算控制计数器计数功能。U1的清零信号是在计数到6时，U1清零的同时U3开始计数，这样就能实现用3位数码管指示的六十进制计数器。如图：

湘潭大学实验报告 课程名称数学逻辑与数字电路实验名称时序电路实验——计数器和移位寄存器_ 页数 6 专业计算机科学与技术班级_ 二班_ 学号2014551442 姓名肖尧实验日期_ 2016/5/14_ 一、实验目的 1.验证同步十六位计数器的功能。 2.设计一个8位双向移位寄存器，理解移位寄存器的工作原理，掌握串入/并出端口控制的描述方法。 3.进一步熟悉Quartus II的Verilog HDL文本设计流程，掌握组合电路的设计仿真和硬件测试。 4.初步掌握Quartus II基于LPM宏模块的设计流程与方法，并由此引出基于LPM模块的许多其他实用数学系统的自动设计技术。 二、实验要求 1.用Quartus II的Verilog HDL进行计数器的设计与仿真 2.用LPM宏模块设计计数器。 3.用Quartus II的Verilog HDL进行8位双向移位寄存器设计 4.在实验系统上进行硬件测试，验证这两个设计的功能。 5.写出实验报告。 三、实验原理 计数器能记忆脉冲的个数，主要用于定时、分频、产生节拍脉冲及进行数字运算等。加法计数器每输入一个CP脉冲，加法计数器的计数值加1.十六进制计数即从0000一直计数到1111；当计数到1111时，若再来一个CP脉冲，则回到0000，同时产生进位1。 同步十六进制计数器设计采用if-else语句对计数器的输出分别进行赋值，能实现对输入脉冲的计数，并具有使能和异步清零功能。 移位寄存器不仅具有存储代码的功能，而且在移位脉冲作用下，还有左移、右移等功能。设计一个8位二进制双向移位寄存器，能实现数据保持、右移、左移、并行置入和并行输出等功能。移位寄存器有三种输入方式：8位并行输入、1位左移串行输入、1位右移串行输入；有一种输出方式：8位并行输出。双向移位寄存器工作过程如下： （1）当1位数据从左移串行输入端输入时，首先进入内部寄存器最高位，并在并行输出口最高位输出，后由同步时钟的上升沿触发向左移位。 （2）当1位数据从右移串行输入端输入时，首先进入内部寄存器最低位，并在并行输出口最低位输出，后由同步时钟的上升沿触发向右移位。 四、实验内容 1.利用Quartus II完成计数器、8位双向移位寄存器的文本编辑输入和仿真测试，给出仿真波形。 2. 用LPM宏模块设计计数器 3.给他们进行引脚锁定，然后硬件下载测试。 五、实验环境与设备 Quartus II以及进行硬件测试的实验箱。 六、实验代码设计（含符号说明）

数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １

一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生 ３

数字逻辑与数字电路实验报告 实验名称简易迷宫游戏

一、设计课题的任务要求 题目：简易迷宫游戏 设计并实现一个简易迷宫游戏机。 【基本要求】： 1、用8×8 点阵进行游戏显示。 2、迷宫游戏如图1 所示，采用双色点阵显示，其中红色LED 为迷宫墙壁，绿色LED表示人物。通过BTN0～BTN3 四个按键控制迷宫中的人物进行上下左右移动，使人物从起始点出发，走到迷宫的出口，游戏结束。 3、普通计时模式：通过按键BTN7 启动游戏，必须在30 秒内找到出口，否则游戏失败。用两个数码管进行倒计时显示。游戏胜利或者失败均要在8×8 点阵上有相应的画面出现。 4、迷宫中的人物在行走过程中，如果碰到墙壁，保持原地不动。 【提高要求】： 1、多种迷宫地图可以选择。 2、在计时的基础上增加计步的功能，每按一次控制按键步数加1，碰壁不计算步数，计步结果用数码管显示。 3、为游戏增加提示音乐，在不同时间段采用不同频率的信号控制蜂鸣器发声报警。 4、增加其他游戏模式。 5、自拟其它功能。 二、系统设计（包括设计思路、总体框图、分块设计） 设计思路： 依据题目要求，在实验中需要使用到8*8双色点阵输出迷宫图案，使用数码管输出计步步数和倒计时时间，使用蜂鸣器发出警报。由于实验要求需要使用到大量的按键输入。所以需要在输入输出模块中需要按键消抖模块。实验的输出模块共有点阵输出模块，数码管输出模块，蜂鸣器输出模块，在数码管和点阵输出中需要使用到扫描输出的概念。在游戏进行中需要实时判断并且记录人的位置，需要进行记时，计步，所以在整个系统中需要使用状态机进行当前状态转换，控制整个程序。所以在核心实现模块中包括行走模块，状态输出模块，计步模块，计时模块。 输入部分：消抖模块 时钟部分：多级分频器 控制部分：倒计时器，计步器，行走模块，状态机

<熟悉QuartusII和Verilog HDL数字逻辑电路设计基础环境> 实验报告 学生姓名：李旭文超周 班级学号：11自动化1138033 1138019 指导老师：潘秀琴

<实验报告内容> 一、实验名称：学习QurtusII基本功能和使用方法，完成一位减法器、一位 加法器的原理图输入和文本输入、编译校验及功能仿真。 二、实验学时：4学时 三、实验目的：熟悉Quartus II基本功能和使用方法，掌握原理图输入、文本输入的步骤。 四、实验内容：完成一位加法器、一位减法器的设计输入并进行仿真输出。 五、实验原理：数字逻辑电路中各种门电路的功能和使用方法 六、实验步骤： 1.了解quartusII的基本功能使用； 2.设计输入：首先设计出逻辑电路，然后将所设计的数字逻辑电路以某种方式输入到计算机中，QuartusII有原理图输入和文本（代码）输入两种输入模式。3．设计编译校验：编译连接好的输入图形。 七、实验结果： 1.加法器：A.半加器 原理图： 文本：

波形图： B．一位全加器全加器： 原理图： 文本输入：

波形图： 2.减法器：原理图： 文本输入：

波形图： 八、心得体会：这是使用这个软件的第二次实验对于软件的使用已经比较熟练能够很快连接好电路进行试验 九、附录：<程序代码> 1.加法器： A.半加器 module adder(a,b,s,co); input a,b; output s,co; and X1(a,b); xor Y1(a,b); endmodule B.一位全加器 module onebit_fulladd(a,b,ci,sum,cout); input a,b,ci; output sum,cout; wire sum_temp,c_1,c_2,c_3; xor xor1(sum_temp,a,b);

数字电路实验报告

实验一 组合逻辑电路分析 一．试验用集成电路引脚图 74LS00集成电路 74LS20集成电路 四2输入与非门 双4输入与非门 二．实验内容 1.实验一 自拟表格并记录: 2.实验二 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开。否则，报警信号为“1”，则接通警铃。试分析密码锁的密码ABCD 是什么？ X1 2.5 V A B C D 示灯：灯亮表示“1”，灯灭表示“0” ABCD 按逻辑开关，“1”表示高电平，“0”表示低电平

ABCD 接逻辑电平开关。 最简表达式为：X1=AB ’C ’D 密码为： 1001 A B C D X1 X2 A B C D X1 X2 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 1 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0 1 0 1 0 0 0 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 三.实验体会： 1.分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的相互转换来到达实验所要求的目的。 2.这次试验比较简单，熟悉了一些简单的组合逻辑电路和芯片 ，和使用仿真软件来设计和构造逻辑电路来求解。 实验二 组合逻辑实验（一） 半加器和全加器 一．实验目的 1. 熟悉用门电路设计组合电路的原理和方法步骤 二．预习内容 1. 复习用门电路设计组合逻辑电路的原理和方法步骤。 2. 复习二进制数的运算。 3. 用“与非门”设计半加器的逻辑图。 4. 完成用“异或门”、“与或非”门、“与 非”门设计全加器的逻辑图。 5. 完成用“异或”门设计的3变量判奇 电路的原理图。 三．元 件参考 U1A 74LS00D U1B 74LS00D U1C 74LS00D U1D 74LS00D U2A 74LS00D U2B 74LS00D U2C 74LS00D U3A 74LS20D X1 2.5 V X2 2.5 V VCC 5V A Ｂ Ｃ D

实验二 半加/减器与全加/减器 一、 实验目的： （1） 掌握全加器和半加器的逻辑功能。 （2） 熟悉集成加法器的使用方法。 （3） 了解算术运算电路的结构。 二、 实验设备： 1、 74LS00 （二输入端四与非门） 2、 74LS86 （二输入端四异或门） 3、 数字电路实验箱、导线若干。 Ver 4B 4A 4￥ 3B 3A 3Y 1A IB !Y 2A 2B 2Y GND （74LS86引脚图） 三、 实验原理： 两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。 A 表示 被加数，B 表示加数，S 表示半加和，Co 表示向高位的进位。 全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以 及和。 四、 实验内容： 用74LS00和74LS86实现半加器、全加器的逻辑电路功能。 （一）半加器、半减器 M=0寸实现半加，M=1时实现半减，真值表如下： （74LS00引脚 ）

功能M A B S C 半加00000 00110 01010 01101 半减10000 10111 11010 11100 —s +/- ——co M （半加器图形符号） 2、 ⑴S真值表: 00011110 00110 11001 A ⑵C真值表: 00011110 00000 10101 C 二B（A二M）

（二）全加器、全减器 S CO C^BC i-1 ?（M 十 A ）（B 十 C ） 、实验结果 半加器： S 二 AB AB = A 二 B C =B （A 二 M ） 全加器： S = A 二 B - C i-1 G 二GM C 2M CI B +/一

数电实验报告 实验六 计数、译码、显示综合实验 姓名： 学号： 班级： 院系： 指导老师： 2016年

目录 实验目的： (22) 实验器件与仪器： (22) 实验原理： (33) 用同步清零端或置数端置零或置数构成N进制计数器 (33) 用同步清零端或置数端置零或置数构成N进制计数器 (33) 实验内容： (44) 实验过程： (55) 实验总结： (66) 实验： 实验目的： 1.熟悉中规模集成电路计数器的功能及应用。 2.熟悉中规模集成电路译码器的功能及应用。 3.熟悉LED数码管及显示电路的工作原理。 4.学会综合测试的方法。 实验器件与仪器： 1.实验箱、万用表、示波器。

2.74LS160、74LS48、74LS20 实验原理： 对于计数规模小的计数器，我们使用集成触发器来设计计数器，但是如果计数器的模数达到十六以上（如六十进制）时，如果还是用集成触发器来设计的话，电路就比较复杂了。在这种情况下，我们可以用集成计数器来构成任意进制计数器。利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。 用同步清零端或置数端置零或置数构成N进制计数器用这种方法的实现步骤如下： 1）写出状态S N-1的二进制代码。 2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式 3）画连线图 用同步清零端或置数端置零或置数构成N进制计数器用这种方法的实现步骤如下： 1）写出状态S N得二进制代码 2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式

3）画连线图 在集成计数器中，清零、置数均采用同步方法的有74LS163；均采用异步方法的有74LS193、74LS197、74LS192；清零采用异步方法、置数采用同步方法的有74LS161、74LS160；有的只具备异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。 实验内容： 1.用集成计数器74LS160分别组成8421码十进制和六进制计数器， 然后连接成一个60进制计数器（6进制为高位，10进制位低位）。 使用实验箱上的LED译码显示电路显示（注意高低位顺序及最高位的处理）。用函数发生器的低频连续脉冲（调节频率为1-2Hz）作为计数器的计数脉冲。通过数码管观察计数、译码、显示电路的功能是否正确。 2.设计一个时间计数器，具有分钟和秒计时功能的计数器。

实验一组合逻辑电路的设计 一、实验目的 1、掌握组合逻辑电路的设计和测试方法。 2、掌握半加器、全加器的逻辑功能。 3、通过功能验证锻炼解决实际问题的能力。 二、实验主要仪器设备 1、万用表 2、集成芯片：74LS00、74LS08 三、实验原理 1、设计组合逻辑电路的一般步骤：设计要求→逻辑状态表→逻辑表达式→简化逻辑表 达式→逻辑图。 通常，设计组合逻辑电路按下述步骤进行。其流程图如。 （1）列真值表。设计的要求一般是用文字来描述的。设计者很难由文字描述的逻辑命题直接写出逻辑函数表达式。由于真值表在四种逻辑函数表示方法中，表示逻辑功能最为直观，故设计的第一步为列真值表。首先，对命题的因果关系进行分析，“因”为输入，“果”为输出，即“因”为逻辑变量，“果”为逻辑函数。其次，对逻辑变量赋值，即用逻辑0和逻辑1分别表示两种不同状态。最后，对命题的逻辑关系进行分析，确定有几个输入，几个输出，按逻辑关系列出真值表。 （2）由真值表写出逻辑函数表达式。 （3）对逻辑函数进行化简。若由真值表写出的逻辑函数表达式不最简，应利用公式法或卡诺图法进行逻辑函数化简，得出最简式。如果对所用器件有要求，还需将最简式转换成相应的形式。 （4）按最简式画出逻辑电路图。 图3.4.1 组合逻辑电路设计流程图 2、用74LS00和74LS86组成半加器电路。要求按设计要求步骤进行，直到测试电路逻 辑功能符合设计要求为止。 3、用74LS00和74LS86组成全加器电路。要求按设计要求步骤进行，直到测试电路逻 辑功能符合设计要求为止。 四、预习要求 1、复习组合逻辑电路的设计方法。 2、熟悉本实验所用各种集成电路的型号及引脚号。 3、根据实验内容所给定的设计命题要求，按设计步骤写出真值表、输出函数表达式并

秒篮球倒计时数电实验报告

————————————————————————————————作者：————————————————————————————————日期：

法商学院 《数字电路课程设计》 课程设计报告 专业:应用电子技术 班级:应电11301 姓名:周灵 姓名:李雄威 指导教师：沈田

课程设计任务书 设计题目：篮球竞赛24秒倒计时器 设计任务与要求： 设计一个篮球竞赛24秒倒计时电路，该电路能实现如下功能： 1）24秒倒计时显示功能； 2）设置外部控制开关，控制计数器的重置“24”、启动和暂停功能； 3）计数器递减至0（即时间到）时，数码管显示“00”，同时发出光电报警信号。 一、电路设计原理 经过对电路功能的分析，整个电路主要由控制电路、秒脉冲信号发生器、计数器、译码器和报警电路五个部分组成。示意图如图1所示。其中计数器和控制电路是系统的主要模块。计数器完成24秒计时功能，而控制电路完成计数器的直接清零、启动计数、暂停/连续计数、译码显示电路的显示与灭灯、定时时间到报警等功能。秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，但本设计对此信号要求并不是太高，故电路可采用555集成电路或由TTL与非组成的多谐振荡器构成。主体电路：24秒倒计时。24秒计数芯片的置数端清零端共用一个开关，比赛开始后，24秒的置数端无效，24秒的倒数计时器开始进行倒计时，逐秒倒计一之到零。选取“00”这个状态，通过组合逻辑电路给出截断信号，让该信号与时钟脉冲在与门中将时钟截断，使计时器在计数到零时停止。 图1-1 24秒计时器系统设计框图 二、单元电路分析

北邮-数电实验报告

数字电路实验报告 学院：信息与通信工程 专业：信息工程 班级：2013211125 学号：2013210681 姓名：袁普

②：仿真波形图以及分析 波形图： 波形分析：通过分析ab ci三个输入在8中不同组合下的输出，发现与全加器的真值表吻合，说明实现了全加器的逻辑功能。同时看见波形中出现了毛刺（冒险），这也与事实一致。 ③：故障及问题分析 第一次在做全加器的时候发现找不到已经生成的半加器模块，后来发现是因为在建立工程时这两个项目没有建在同一个文件夹里，在调用的时候就找不到。后来我将全加器工程建在同一个文件夹里解决了此问题。

实验二：用VHDL设计和实现组合逻辑电路 一：实验要求 ①：用VHDL设计一个8421码转换为格雷码的代码转换器，仿真验证其功能。 ②：用VHDL设计一个4位二进制奇校验器，要求在为奇数个1时输出为1，偶数个1时输出为0，仿真验证其功能。 ③：用VHDL设计一个数码管译码器，仿真验证其功能，下载到实验板测试，要求用拨码开关设定输入信号，数码管显示输出信号，并且只使一个数码管有显示，其余为熄灭状态。 二：故障及问题分析 在刚开始实现让一个数码管显示的时候，我本来准备再设置6个输入和输出，通过实验板上的拨码来输入信息分别控制不同的数码管的的开闭状态，但是后来发现这样效率很低而且实验板上的拨码开关数量根本不够。在老师的提醒下，我最终在VHDL里直接增加了一个向量输出”011111”来直接控制cat0~5六个管脚，从而达到了实验的要求。

实验三：用VHDL设计和实现时序逻辑电路 一：实验要求 ①：用VHDL语言设计实现一个8421十进制计数器，要求有高电平复位功能，仿真验证其功能。 ②：用VHDL语言设计实现一个分频系数为12，输出为占空比50%方波的分频器，有高电平复位功能，仿真验证其功能。 ③：将（1），（2）和数码管译码器三个电路进行连接，仿真验证其功能，并下载到实验板进行测试，要求第三个数码管显示数字。二：报告内容 ①实验三（3）模块端口说明及模块代码 模块一：div12为一个有高电平复位功能的分频系数为12的分屏器，其输出是一个占空比50%的方波。此模块输入连接一个时钟输入，即可在输出端得到一个周期更大的方波输出。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div12 is port( clear,clk:in std_logic; clk_out:out std_logic ); end div12; architecture struct of div12 is signal temp:integer range 0 to 5; signal clktmp:std_logic; begin process(clk,clear) begin if(clear='1') then

实验三加法器的设计与仿真 一、实验目的 熟悉quartus ⅱ仿真软件的基本操作，用逻辑图和vhdl语言设计加法器并验证。 二、实验内容 1、熟悉quartus ⅱ软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、 波形设计） 2、用逻辑图和vhdl语言设计全加器并进行仿真验证； 3、用设计好的全加器组成串行加法器并进行仿真验证； 4、用逻辑图设计4位先行进位全加器并进行仿真验证； 三、实验原理 1. 全加器 全加器英文名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。 用途：实现一位全加操作逻辑图 真值表 第 1 页共 7 页 利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值表，就可以根据这些来设计电路了。 2.四位串行加法器 逻辑图 利用全加器的组合实现4位串行加法器，全加器只能对一位进行操作，将每一位的结果传给下一位，就可以实现4位的加法器。 3．74283：4位先行进位全加器（4-bit full adder） 利用74283芯片实现的4位先行进位全加器比前两者功能更完善，它可以实现进位功能，这个自己设计难度比较大，可以参照74283的功能表加深对它的理解， 第 2 页共 7 页 按照如下的逻辑图实现进位全加器。 逻辑框图 逻辑功能表 注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[a1/a3]对应的列取值相同，结果和值[σ1/σ3]对应的运算是σ1=a1+b1和σ3=a3+b3。请自行验证一下。 2、c2是低两位相加产生的半进位，c4是高两位相加后产生的进位输出，c0是低位级加法器向本级加法器的进位输入。 四、实验方法与步骤 实验方法： 第 3 页共 7 页 采用基于fpga进行数字逻辑电路设计的方法。 采用的软件工具是quartusii软件仿真平台，采用的硬件平台是altera epf10k20ti144_4的fpga试验箱。 实验步骤： ? 全加器 1、编写源代码。打开quartusⅱ软件平台，点击file中得new建立一个文件。编写的文件 名与实体名一致，点击file/save as以“.vhd”为扩展名存盘文件。vhdl设计源代码

24秒篮球倒计时数电实验报告

法商学院 《数字电路课程设计》 课程设计报告 专业: 应用电子技术 班级: 应电11301 姓名: 周灵 姓名: 李雄威 指导教师：沈田

课程设计任务书 设计题目：篮球竞赛24秒倒计时器 设计任务与要求： 设计一个篮球竞赛24秒倒计时电路，该电路能实现如下功能： 1）24秒倒计时显示功能； 2）设置外部控制开关，控制计数器的重置“24”、启动和暂停功能； 3）计数器递减至0（即时间到）时，数码管显示“00”，同时发出光电报警信号。 一、电路设计原理 经过对电路功能的分析，整个电路主要由控制电路、秒脉冲信号发生器、计数器、译码器和报警电路五个部分组成。示意图如图1所示。其中计数器和控制电路是系统的主要模块。计数器完成24秒计时功能，而控制电路完成计数器的直接清零、启动计数、暂停/连续计数、译码显示电路的显示与灭灯、定时时间到报警等功能。秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，但本设计对此信号要求并不是太高，故电路可采用555集成电路或由TTL与非组成的多谐振荡器构成。主体电路：24秒倒计时。24秒计数芯片的置数端清零端共用一个开关，比赛开始后，24秒的置数端无效，24秒的倒数计时器开始进行倒计时，逐秒倒计一之到零。选取“00”这个状态，通过组合逻辑电路给出截断信号，让该信号与时钟脉冲在与门中将时钟截断，使计时器在计数到零时停止。

图1-1 24秒计时器系统设计框图 二、单元电路分析 （一）控制电路 控制电路由74LS00芯片和74LS10芯片组成，实现计数器的复位、计数和保持“24”数字显示，以及报警的功能。如图2-1-1为EWB控制电路仿真图。 图2-1-1 EWB控制电路仿真图 （1）开关A：启动按钮、复位按钮 开关A接地时，计数器保持“24”状态不变，处于等待状态； 当开关A闭合时，计数器开始计时，当计数器递减计数到零时，控制电路产生报警信号； 当开关A再次接地时，计数器立即复位到预置数值，即“24”。 （2）开关B：归零按钮 当开关B接高电平时，不管计数器显示任何数值，计数器立即归零，即“00”。（3）开关C：暂停按钮 当暂停/连续开关（开关C）暂停时，计数器暂停计数，显示器保持不变； 当暂停/连续开关（开关C）处于连续时，计数器继续倒计时计数。 （二）秒脉冲发生器 为了给计数器74LS192提供一个时序脉冲信号,使其进行减计数,本设计采用555构成的多谐振荡电路(即脉冲产生电路),其基本电路如图2-2-2。

实验三一．实验目的 1.掌握全加器的工作原理与逻辑功能。 2.掌握全加器的应用。 二．实验设备及器材 数字电路实验箱稳压电源 74LS00 CD4008B 三．实验原理 全加器是中规模组合逻辑器件，它实现二进制数码的加法运算。 表1 全加器真值表 CD4008B为四位加法器，其逻辑符号如图2，A3、A2、A1、A0和B3、B2、B1、B0为两个四位二进制数，CI为进位输入端，CO为进位输出端。 图2

全加器主要用于数值运算，i位全加器可以实现两个i位二进制数的加法运算。另外，全加器也可以实现组合逻辑函数，如用全加器实现四位二进制数向BCD 码的转换。 四．实验内容 1.按照全加器真值表，利用逻辑电平产生电路及逻辑电平指示电路验证CD4008B的逻辑功能，画出测试电路图。 A3、A2、A1、A0和B3、B2、B1、B0为两个四位二进制数：加数和被加数，CIN为进位输入，S3、S2、S1、S0为输出的和，CON为进位输出端。 2.连接 B/BCD码转换电路，验证其实验结果是否与真值表一致。 二进制码转换为BCD码时，9以前即0000—1001，二进制数B和BCD码二者相等。但九以后，即1010—1111，需要给B加6（0110）才能和BCD码在数值上相等。因此利用四位全加器实现转换时，以四位二进制数作为被加数，而加数在四位二进制数为0000—1001时为0000，为1001—1111时为0110，这样就可实现

B/BCD 的转换。 图3 B/BCD码转换电路 验证得其实验结果与真值表一致 3.设计电路，完成1位十进制数的相加运算，使实现7+9=,6+4=,和3+2=，并用数码管显示电路。 可得图四真值表： 加数二进制 码被加数二进 制数码 二进制的和十进制的和进位 0010 0011 0101 5 0 0100 0110 1010 10 0 0111 1001 0000 16 1 图四真值表 实验结果：数码管显示电路图如下

数字逻辑实验报告（2） 数字逻辑实验2 多功能电子钟系统设计成绩 评语：（包含：预习报告内容、实验过程、实验结果及分析） 教师签名 姓名： 学号： 班级：物联网1701 指导教师：徐有青 计算机科学与技术学院 20 年月日

数字逻辑实验报告 多功能电子钟系统设计实验报告

多功能电子钟系统设计 1、实验名称 多功能电子钟系统设计。 2、实验目的 要求同学采用传统电路的设计方法，对一个“设计场景”进行逻辑电路的设计，并利用工具软件，例如，“logisim”软件的虚拟仿真来验证电子钟电路系统的设计是否达到要求。 通过以上实验的设计、仿真、验证3个训练过程使同学们掌握小型电路系统的设计、仿真、调试方法以及电路模块封装的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验容 设计场景：多功能数字钟是一种用数字显示秒、分、时的计时装置，当前从小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟无处不在。 多功能数字钟的基本功能如下： （1）显示时、分、秒； （2）可以采用24小时制或12小时制（上午和下午）； （3）整点报时，整点前10秒开始，整点时结束； （4）单独对“时、分”计时校准，对分钟值校准时最大分钟值不向小时值进位； （5）闹钟10秒提醒。 使用logisim软件对你设计电子钟电路进行虚拟仿真验证，具体要求如下。 （采用logisim软件提供的“时钟频率”为8hz的信号源）

（1） 具有校准计数值功能的六十进制计数器电路 采用“四位二进制可逆计数器”这个“私有”元件和相应元器件，设计一个具有对计数值进行校准的六十进制计数器，并封装，该计数器逻辑符号参见图2-1所示。 图2-1 校准计数值的60进制计数器 六十进制计数器的输入输出引脚定义如下： （a ）一个清零端Clr ； （b ）一个累加计数脉冲输入端CP U ； （c ）一个累减计数脉冲输入端CP D ； （d ）八个计数器状态输出值Q 1D Q 1C Q 1B Q 1A Q 0D Q 0C Q 0B Q 0A ，采用8421码分别表示计数器状态的十位和个位； （e ）一个计数值校准输入控制信号Adj ，当Adj 为“1”时通过CP U 对计数值进行加计数或校准，Adj 为“0”时通过CP D 对计数值进行减计数校准（由于受“四位二进制可逆计数器”约束），CP D 可以对计数值的十位或个位进行递减校准（递减的时候不需要循环，回到0即可）； （f ）每当计数累计满60产生一个进位输出信号Qcc 。 计数器的状态请采用“十六进制的数字显示器”显示。 （2）具有校准计数值的十二进制计数器或二十四进制的计数器电路 采用“四位二进制可逆计数器”这个“私有”元件和相应元器件，设计一个具有对计数值进行校准的十二进制计数器或二十四进制的计数器，并封装，该计数器逻辑符号参见图2-2所示。

班级：姓名: 学号： 实验报告（一）TTL集成逻辑门的逻辑功能与参数测试1．测试TTL集成与非门74LS20的逻辑功能，测试结果记录如下表： 输入输出 An Bn Cn Dn Yn 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 2. 74LS20主要参数的测试 I CCL （mA） I CCH （mA） I il (mA) I OL （mA） N O= iL OL I I 3. 电压传输特性测试 V i(V) 0 0.4 0.7 0.9 1.0 1.1 1.2 1.3 1.4 2.0 3.0 4.0 … V O(V) 4.画出实测的电压传输特性曲线，并从中读出各有关参数值。

实验报告（二）CMOS 电路 1．用所给的集成电路（CD4007）实现F=ABC ,将实验结果填入真值表中，并测出高、低电平（真值表自拟，测试步骤自拟）。 2. 用所给的集成电路实现F=C B A ++（真值表自拟，测试步骤自拟）。 3. 用所给的集成电路，构成图2-2反相器。 （a ）测最大灌电流I OL (V OL =0.1V ,接通图2-2中的虚线框①)。 （b ）测最大拉电流I OH (V OH =4.9V,断开虚线框①，接通虚线框②。 4. 构成如图2-3所示的反相器，测最大灌电流I OL 。

实验报告（三）组合逻辑电路实验分析与设计(1) 写出由与非门组成的半加器电路的逻辑表达式 (2) 根据表达式列出真值表，并画出卡诺图判断能否简化 A B Z1 Z2 Z3 S C 0 0 0 1 1 0 1 1 实验： 1.测试由与非门组成的半加器电路的逻辑功能 A B S C 0 0 0 1 1 0 1 1 2.测试用异或门74LS86和与非门74LS00组成的半加器的逻辑功能 A B S C 0 0 0 1 1 0 1 1

实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－9－1 CC40192引脚排列及逻辑符号 图中LD—置数端 CP U—加计数端 CP D—减计数端 CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3—计数器输入端 Q0、Q1、Q2、Q3—数据输出端 CR—清除端

CC40192的功能如表5－9－1，说明如下： 表5－9－1 输 入 输 出 CR LD CP U CP D D 3 D 2 D 1 D 0 Q 3 Q 2 Q 1 Q 0 1 × × × × × × × 0 0 0 0 0 0 × × d c b a d c b a 0 1 ↑ 1 × × × × 加 计 数 0 1 1 ↑ × × × × 减 计 数 当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。 当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。 当CR 为低电平，LD 为高电平时，执行计数功能。执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。 表5－9－2 加法计数 输入脉冲数 0 1 2 3 4 5 6 7 8 9 输出 Q 3 0 0 0 0 0 0 0 0 1 1 Q 2 1 1 1 1 Q 1 0 0 1 1 0 0 1 1 0 0 Q 0 1 0 1 1 1 1 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位输出CO 控制高一位的CP U 端构成的加数级联图。

数字电路与逻辑设计综合实验 实验报告 课题名称：数字钟 班级：08211102班 学号：070062 班内序号：33 姓名：何慧芳

一．设计课题的任务要求 1.实验目的 1．熟练掌握VHDL 语言和QuartusII 软件的使用； 2．理解状态机的工作原理和设计方法； 3．掌握利用EDA 工具进行自顶向下的电子系统设计方法； 2.实验任务 A．基本任务：设计制作一个能显示时、分、秒的时钟 1. 可手动校对时间，能分别进行时和分的校正； 2. 12 小时（有上、下午显示）、24 小时计时制可选； B．提高要求： 1. 整点报时功能； 2. 闹铃功能，当计时到预定时间时，蜂鸣器发出闹铃信号，闹铃时间为5 秒，可 提前终止闹铃； 3. 自拟其它功能。 3.实验器材 1．计算机； 2．示波器； 3．直流稳压电源； 4．万用表； 5．EDA 开发板及相应元器件。 二．系统设计（设计思路、总体框图、分块设计） 1.设计思路 数字钟是一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23 时59 分59 秒；或者计时周期为12 小时并配有上下午指示，显示满刻度为12 时59 分59 秒；另外还应有校时功能和报时功能。 电路由晶体振荡器、时钟计数器、译码驱动电路和数字显示电路以及时间调整电路组成。其中，时钟计数器、译码驱动电路及时间调整电路由CPLD 设计完成，晶体振荡器负责给CPLD 提供所需的高频时钟脉冲信号。

1、晶体振荡器 晶体振荡器的作用是产生时间标准信号。数字钟的精度，主要取决于时间标准信号的频率及其稳定度。因此，一般采用石英晶体振荡器经过分频得到这一信号。也可采用由门电路或555 定时器构成的多谐振荡器作为时间标准信号源。 2、计数器 有了时间标准“秒”信号后，就可以根据60 秒为1 分、60 分为1 小时、24 小时为1 天的计数周期，分别组成两个六十进制（秒、分）、一个二十四进制（时）的计数器。将这些计数器适当地连接，就可以构成秒、分、时的计数，实现计时的功能。 3、译码和数码显示电路 译码和数码显示电路是将数字钟和计时状态直观清晰地反映出来，被人们的视觉器官所接受。显示器件选用LED 七段数码管。在译码显示电路输出的驱动下，显示出清晰、直观的数字符号。 4、校时电路 实际的数字钟表电路由于秒信号的精确性不可能做到完全（绝对）准确无误，加之电路中其它原因，数字钟总会产生走时误差的现象。因此，电路中就应该有校准时间功能的电路。 2.模块划分 采用自顶向下的设计方法，通过对数字钟实现功能的分析，决定将各个功能由一个个模块实现，核心模块就是秒计时器、分计时器和小时计时器。其他的功能主要围绕在计时器的周边添加，这样系统设计简单明了，并且功能容易扩展。 将模块分为： 分频模块：div50m，div500 计时模块：second，minute，hour 整点报时和闹铃模块：speaker，alarm，beep 译码和数码显示：seltime，display 3.总体框图 (1).设计的时钟的系统结构图（对外接口图）