半导体全制程介绍
半导体全制程介绍
《晶圆处理制程介绍》
基本晶圆处理步骤通常是晶圆先经过适当的清洗
（Cleaning）之后，送到热炉管（Furnace）内，在含氧的
环境中，以加热氧化（Oxidation）的方式在晶圆的表面形
成一层厚约数百个的二氧化硅层，紧接着厚约1000到
2000的氮化硅层将以化学气相沈积Chemical Vapor Deposition；CVP）的方式沈积（Deposition）在刚刚长成的二氧化硅上，然后整个晶圆将进行微影（Lithography）的制程，先在晶圆上上一层光阻（Photoresist），再将光罩上的图案移转到光阻上面。接着利用蚀刻（Etching）技术，将部份未被光阻保护的氮化硅层加以除去，留下的就是所需要的线路图部份。接着以磷为离子源（Ion Source），对整片晶圆进行磷原子的植入（Ion Implantation），然后再把光阻剂去除（Photoresist Scrip）。制程进行至此，我们已将构成集成电路所需的晶体管及部份的字符线（Word Lines），依光罩所提供的设计图案，依次的在晶圆上建立完成，接着进行金属化制程（Metallization），制作金属导线，以便将各个晶体管与组件加以连接，而在每一道步骤加工完后都必须进行一些电性、或是物理特性量测，以检验加工结果是否在规格内（Inspection and Measurement）；如此重复步骤制作第一层、第二层的电路部份，以在硅晶圆上制造晶体管等其它电子组件；最后所加工完成的产品会被送到电性测试区作电性量测。
根据上述制程之需要，FAB厂内通常可分为四大区：
1）黄光本区的作用在于利用照相显微缩小的技术，定义出每一层次所需要的电路图，因为采用感光剂易曝光，得在黄色灯光照明区域内工作，所以叫做「黄光区」。
2）蚀刻经过黄光定义出我们所需要的电路图，把不要的部份去除掉，此去除的步骤就> 称之为蚀刻，因为它好像雕刻，一刀一刀的削去不必要不必要的木屑，完成作品，期间又利用酸液来腐蚀的，所以叫做「蚀刻区」。
3）扩散本区的制造过程都在高温中进行，又称为「高温区」，利用高温给予物质能量而产生运动，因为本区的机台大都为一根根的炉管，所以也有人称为「炉管区」，每一根炉管都有不同的作用。
4）真空本区机器操作时，机器中都需要抽成真空，所以称之为真空区，真空区的机器多用来作沈积暨离子植入，也就是在Wafer上覆盖一层薄薄的薄膜，所以又称之为「薄膜区」。在真空区中有一站称为晶圆允收区，可接受芯片的测试，针对我们所制造的芯片，其过程是否有缺陷，电性的流通上是否有问题，由工程师根据其经验与电子学上知识做一全程的检测，由某一电性量测值的变异判断某一道相关制程是否发生任何异常。此检测不同于测试区（Wafer Probe）的检测，前者是细部的电子特性测试与物理特性测试，后者所做的测试是针对产品的电性功能作检测。
《晶柱成长制程》
硅晶柱的长成，首先需要将纯度相当高的硅矿放入熔炉
中，并加入预先设定好的金属物质，使产生出来的硅晶柱拥
有要求的电性特质，接着需要将所有物质融化后再长成单晶
的硅晶柱，以下将对所有晶柱长成制程做介绍。
长晶主要程序︰
融化（MeltDown）
此过程是将置放于石英坩锅内的块状复晶硅加热制高于摄氏1420度的融化温度之上，此阶段中最重要的参数为坩锅的位置与热量的供应，若使用较大的功率来融化复晶硅，石英坩锅的寿命会降低，反之功率太低则融化的过程费时太久，影响整体的产能。
颈部成长（Neck Growth）
当硅融浆的温度稳定之后，将<1.0.0>方向的晶种渐渐注入液中，接着将晶种往上拉升，并使直径缩小到一定（约6mm），维持此直径并拉长10-20cm，以消除晶种内的排差（dislocation），此种零排差（dislocation-free）的控制主要为将排差局限在颈部的成长。
晶冠成长（Crown Growth）
长完颈部后，慢慢地降低拉速与温度，使颈部的直径逐渐增加到所需的大小。
晶体成长（Body Growth）
利用拉速与温度变化的调整来迟维持固定的晶棒直径，所以坩锅必须不断的上升来维持固定的液面高度，于是由坩锅传到晶棒及液面的辐射热会逐渐增加，此辐射热源将致使固业界面的温度梯度逐渐变小，所以在晶棒成长阶段的拉速必须逐渐地降低，以避免晶棒扭曲的现象产生。
尾部成长（Tail Growth）
当晶体成长到固定（需要）的长度后，晶棒的直径必须逐渐地缩小，直到与液面分开，此乃避免因热应力造成排差与滑移面现象。
《晶柱切片后处理》
硅晶柱长成后，整个晶圆的制作才到了一半，接下必须将晶柱做裁切与检测，裁切掉头尾的晶棒将会进行外径研磨、切片等一连串的处理，最后才能成为一片片价值非凡的晶圆，以下将对晶柱的后处理制程做介绍。
切片（Slicing）
长久以来经援切片都是采用内径锯，其锯片是一环状薄叶片，内径边缘镶有钻石颗粒，晶棒在切片前预先黏贴一石墨板，不仅有利于切片的夹持，更可以避免在最后切断阶段时锯片离开晶棒所造的破裂。切片晶圆的厚度、弓形度（bow）及挠屈度（warp）等特性为制程管制要点。影响晶圆质量的因素除了切割机台本身的稳定度与设计外，锯片的张力状况及钻石锐利度的保持都有很大的影响。
圆边（Edge Polishing）
刚切好的晶圆，其边缘垂直于切割平面为锐利的直角，由于硅单晶硬脆的材料特性，此角极易崩裂，不但影响晶圆强度，更为制程中污染微粒的来源，且在后续的半导体制成中，未经处理的晶圆边缘也为影响光组与磊晶层之厚度，固须以计算机数值化机台自动修整切片晶圆的边缘形状与外径尺寸。
研磨（Lapping）
研磨的目的在于除去切割或轮磨所造成的锯痕或表面破坏层，同时使晶圆表面达到可进行抛光处理的平坦度。
蚀刻（Etching）
晶圆经前述加工制程后，表面因加工应力而形成一层损伤层（damaged layer），在抛光之前必须以化学蚀刻的方式予以去除，蚀
刻液可分为酸性与碱性两种。
去疵（Gettering）
利用喷砂法将晶圆上的瑕疵与缺陷感到下半层，以利往后的IC制程。抛光（Polishing）
晶圆的抛光，依制程可区分为边缘抛光与表面抛光两种边缘抛光（Edge Polishing）。
?边缘抛光的主要目的在于降低微粒（particle）附着于晶圆的可能性，并使晶圆具备较佳的机械强度，但需要的设备昂贵
且技术层面较高，除非各户要求，否则不进行本制程。
?表面抛光（Surface Polishing）是晶圆加工处理的最后一道步骤，移除晶圆表面厚度约10-20微米，其目的在改善前述制
程中遗留下的微缺陷，并取得局部平坦度的极佳化，以满足IC制
程的要求基本上本制程为化学－机械的反应机制，由研磨剂中的
NaOH , KOH , NH4OH腐蚀晶圆的最表层，由机械摩擦作用提供腐
蚀的动力来源。
《晶圆针测制程介绍-1》
晶圆针测（Chip Probing；CP）之目的在于针对芯片作电性功能上的测试（Test），使 IC 在进入构装前先行过滤出电性功能不良的芯片，以避免对不良品增加制造成本。
半导体制程中，针测制程只要换上不同的测试配件，便可与测试制程共享相同的测试机台（Tester）。所以一般测试厂为提高测试机台的使用率，除了提供最终测试的服务亦接受芯片测试的订单。以下将此针测制程作一描述。
上图为晶圆针测之流程图，其流程包括下面几道作业：
（1）晶圆针测并作产品分类（Sorting）
晶圆针测的主要目的是测试晶圆中每一颗晶粒的电气特性，线路的连接，检查其是否为不良品，若为不良品，则点上一点红墨水，作为识别之用。除此之外，另一个目的是测试产品的良率，依良率的高低来判断晶圆制造的过程是否有误。良品率高时表示晶圆制造过程一切正常，若良品率过低，表示在晶圆制造的过程中，有某些步骤出现问题，必须尽快通知工程师检查。
（2）雷射修补（Laser Repairing）
雷射修补的目的是修补那些尚可被修复的不良品（有设计备份电路在其中者），提高产品的良品率。当晶圆针测完成后，拥有备份电路的产品会与其在晶圆针测时所产生的测试结果数据一同送往雷射修补机中，这些数据包括不良品的位置，线路的配置等。雷射修补机的控制计算机可依这些数据，尝试将晶圆中的不良品修复。
（3）加温烘烤（Baking）
加温烘烤是针测流程中的最后一项作业，加温烘烤的目的有二：（一）将点在晶粒上的红墨水烤干。
（二）清理晶圆表面。经过加温烘烤的产品，只要有需求便可以出货。《半导体测试制程介绍-2》
测试制程乃是于IC构装后测试构装完成的产品之电性功能以保证出厂IC功能上的完整性，并对已测试的产品依其电性功能作分类（即分Bin），作为IC不同等级产品的评价依据；最后并对产品作外观检验（Inspect）作业。
电性功能测试乃针对产品之各种电性参数进行测试以确定产品能正常运作，用于测试之机台将根据产品不同之测试项目而加载不同之测试程序；而外观检验之项目繁多，且视不同之构装型态而有所不同，包含了引脚之各
项性质、印字（mark）之清晰度及胶体（mold）是否损伤等项目。而随表面黏着技术的发展，为确保构装成品与基版间的准确定位及完整密合，构装成品接脚之诸项性质之检验由是重要。以下将对测试流程做一介绍
上图为半导体产品测试之流程图，其流程包括下面几道作业：
1.上线备料
上线备料的用意是将预备要上线测试的待测品，从上游厂商送来的包箱内拆封，并一颗颗的放在一个标准容器（几十颗放一盘，每一盘可以放的数量及其容器规格，依待测品的外形而有不同）内，以利在上测试机台（Tester）时，待测品在分类机（Handler）内可以将待测品定位，而使其内的自动化机械机构可以自动的上下料。
2.测试机台测试（FT1、FT2、FT3）
待测品在入库后，经过入库检验及上线
备料后，再来就是上测试机台去测试；如前
述，测试机台依测试产品的电性功能种类可
以分为逻辑IC测试机、内存IC测试机及混合
式IC（即同时包含逻辑线路及模拟线路）测
试机三种，测试机的主要功能在于发出待测品所需的电性讯号并接受待测品因此讯号后所响应的电性讯号并作出产品电性测试结果的判断，当然这些在测试机台内的控制细节，均是由针对此一待测品所写之测试程序（Test Program）来控制。
即使是同一类的测试机，因每种待测品其产品的电性特性及测试机台测试能力限制而有所不同。一般来说，待测品在一家测试厂中，会有许多适合此种产品电性特性的测试机台可供其选择；除了测试机台外，待测品要完成电性测试还需要一些测试配件：
A）分类机（Handler）
承载待测品进行测试的自动化机械结构，其内有
机械机构将待测品一颗颗从标准容器内自动的送到
测试机台的测试头（Test Head）上接受测试，测试的
结果会从测试机台内传到分类机内，分类机会依其每
颗待测品的电性测试结果来作分类（此即产品分Bin）
的过程；此外分类机内有升温装置，以提供待测品在测试时所需测试温度的测试环境，而分类机的降温则一般是靠氮气，以达到快速降温的目的。不同的Handler、测试机台及待测品的搭配下，其测试效果会有所同，因此对测试产品而言，对可适用的Handler与Tester就会有喜好的选择现象存在。
测试机台一般会有很多个测试头（Test Head），个数视测试机台的机型规格而定，而每个测试头同时可以上一部分类机或针测机，因此一部测试机台可以同时的与多台的分类机及针测机相连，而依连接的方式又可分为平行处理，及乒乓处理，前者指的是在同一测试机台上多台分类机以相同的测试程试测试同一批待测品，而后者是在同一测试机台上多台分类机以不同的测试程序同时进行不同批待测品的测试。
B）测试程序（Test Program）
每批待测产品都有在每个不同的测试阶段（FT1、FT2、FT3），如果要上测试机台测试，都需要不同的测试程序，不同品牌的测试机台，其测试程序的语法并不相同，因此即使此测试机台有能力测试某待测品，但却缺少测试程序，还是没有用；一般而言，因为测试程序的内容与待测品的电性特性息息相关，所以大多是客户提供的。
3）测试机台接口
这是一个要将待测品接脚上的讯号连接上测试机台的测试头上的讯号传送接点的一个转换接口，此转换接口，依待测品的电性特性及外形接脚数的不同而有很多种类，如：Hi-Fix（内存类产品）、Fixture Board（逻辑类产品）、Load Board（逻辑类产品）、Adopt Board + DUT Board（逻辑类产品）、Socket（接脚器，依待测品其接脚的分布位置及脚数而有所不同）。每批待测品在测试机台的测试次数并不相同，这完全要看客户的要求，一般而言逻辑性的产品，只需上测试机台一次（即FT2）而不用FT1、FT3，如果为内存IC则会经过二至三次的测试，而每次的测试环境温度要求会有些不同，测试环境的温度选择，有三种选择，即高温、常温及低温，温度的度数有时客户也会要求，升温比降温耗时许多，而即于那一道要用什么温度，这也视不同客户的不同待测品而有所不同。每次测试完，都会有测试结果报告，若测试结果不佳，则可能会产生Hold住本批待测品的现象产生。
3.预烧炉（Burn-In Oven）（测试内存IC才有此程序）
在测试内存性产品时，在FT1之后，待测品都会上预烧炉里去Burn In，其目的在于提供待测品一个高温、高电压、高电流的环境，使生命周期较短的待测品在Burn In的过程中提早的显现出来，在Burn In 后必需在96个小时内待测品Burn In物理特性未消退之前完成后续测试机台测试的流程，否则就要将待测品种回预烧炉去重新Burn In。在此会用到的配件包括Burn-In Board及Burn In Socket..等。
4.电性抽测
在每一道机台测试后，都会有一个电性抽测的动作（俗称QC或Q 货），此作业的目的在将此完成测试机台测试的待测品抽出一定数量，重回测试机台在测试程序、测试机台、测试温度都不变下，看其测试
结果是否与之前上测试机台的测试结果相一致，若不一致，则有可能是测试机台故障、测试程序有问题、测试配件损坏、测试过程有瑕疵..
等原因，原因小者，则需回测试机台重测，原因大者，将能将此批待测品Hold住，等待工程师、生管人员与客户协调后再作决策。
5.卷标扫描（Mark Scan）
利用机械视觉设备对待测品的产品上的产品Mark作检测，内容包括 Mark的位置歪斜度及内容的清晰度..等。
6.人工检脚或机器检脚
检验待测品IC的接脚的对称性、平整性及共面度等，这部份作业有时会利用雷射扫描的方式来进行，也会有些利用人力来作检验。7.检脚抽检与弯脚修整
对于弯脚品，会进行弯脚品的修复作业，然后再利用人工进行检脚的抽验。
8.加温烘烤（Baking）
在所有测试及检验流程之后，产品必需进烘烤炉中进行烘烤，将待测品上水气烘干，使产品在送至客户手中之前不会因水气的腐蚀而影响待测品的质量。
9.包装（Packing）
将待测品依其客户的指示，将原来在标准容器内的待测品的分类包装成客户所指定的包装容器内，并作必要的包装容器上之商标粘贴等。
10.出货的运送作业
由于最终测试是半导体IC制程的最后一站，所以许多客户就把测试厂当作他们的成品仓库，以避免自身工厂的成品存放的管理，另一方面也减少不必要的成品搬运成本，因此针对客户的要求，测试厂也
提供所谓的「Door to Door」的服务，即帮助客户将测试完成品送至客户指定的地方（包括客户的产品买家），有些客户指的地点在海外者，便需要考虑船期的安排，如果在国内者，则要考虑货运的安排事宜。
《半导体测试生产管理特性》
我国半导产业为一个垂直分工十分细腻且资本密集、技术密集的特殊产业，而IC测试厂则属于这整个垂直分工体系的下游产业。正由于这种环环相扣的分工体系，使半导体产业对外在环境的变动影响十分敏感。例如某个晶圆制造厂的短时间意外跳电，影响晶圆产出，这便会在两三天后造成下游产业的剧烈变动，因此在这个产业中，无论是上游厂家或下游厂家，都有着「不要把所有鸡蛋放于同一篮」的风险分散心态，以测试厂本身的心态来说，其服务对象绝不仅限于几家固定的客户上。为了分散货源，避免上游主要客户临时发生问题（如一些天灾、人祸所造成产品无法如期出货）使测试厂无货可测的危机，都会积极的争取任何一张可能的订单，不错失任何增加新客户的机会。
测试厂因为位于整个IC产业中的下游，其接单比较类似于买方市场导向型式，即对上游厂家并没有太大的约束力，测试厂只能随时等待上游厂商将待测品送来，而无法更进一步要求上游厂商何时送来。
下面是将IC测试厂的共通的生产管理特性经汇总后，列点描述。
一、没有属于自己产品的制造服务业测试厂本身并不生产制造东西，
它并没有自己的产品，而是以接订单的方式来贩卖工厂产能，它的系统行为主要是对上游厂商送来的待测产品进行「电性功能上的测试」（前段测试流程）及「外观上的检验」（后段测试流程），本质上是属于服务业的，有着服务业里顾客要求至上的营业精神在其中，上游厂商的待测品来到时点并无限制，24小时都可以入库，而测试厂现场也是采取四
二轮的工作方式，24小时的在进行测试作业。由于本产业并无自己的产品，在厂中流动的产品也都是顾客提供的，其机台服务产能无法以「半成品」型态保存。因此传统以物料需求计划（MRP）为核心的生产规划方式无法直接应用于本产业。
二、以接订单的方式进行测试服务测试厂是以接订单的方式来进服务，在厂内的测试流程中，物流的移动也是以测试批为单位，而测试批的大小并不一致。但出货时却有两种不同的作法，一是以测试批为单位来出货，一是以待测品良品数来发货；后者发生的主因在于测试厂是位于整个IC制造流程里最后一站，因而有些客户便它视为发货中心（仓库），当客户有任何发货的需求时，便通知测试厂，要求在何时何地要什么产品多少颗，此时测试厂出货时便要以产品的良品颗数为出货单位处理，在生管排程的处理上，此时在进行测试批测试时，便要可量此测试批的历史良率值当作「投料数量」的参考，以确保完测的良品IC数达到所需要求。
三、注重客户多样化的服务IC测试是一个以满足客户要求为主的买方市场产业，而为使测试厂能实时的满足各个客户不同的需求（包括各式的出货包装、出货运送型式、测试流程调整变动等），又要同时顾及本身营运的效率为竞争力，必须在厂内包括测试流程、管理体制、产能及人力调度都要保持高度的弹性，当然这对于测试的生产管理是一大挑战。
四、测试批测试流程的多样性测试批的测试流程，随着测试品的IC 产品特性不同，其测试时所需要的测试机台、测试程序、测试配件（Handler/Loadboard）等及所需的测试作业项目都不尽相同，这些测试流程，随着客户的需求而调整，因此各个测试批虽属同一个测试产品，但可能会拥有不同的测试流程。因此在测试厂内，以测试批为单位，每
个测试批均会拥有一张「流程卡」，说明此测试批的所有测试流程作业，此卡会随着测试批在厂内移动，在其上会记载着此测试批测试的所有过程及测试结果，它在现厂为一个重要的物流移动通行证，而对管理者及工程师为言，也反应出此测试批的测试过，为诊断测试批测试结果有异常现象时，提供很好的判断讯息。
五、待测品Lot的大小，在客户同意前，不能任意分割或合并待测品Lot的大小，取快于客户对于此批待测品是否看重测试品测试结果的认证，因为如要准确的收集同一个Lot生产IC的良率，需使此批在测试时的各种测试环境（包括使用同一台测试机台、同一台Handler等），也因此客户会很清楚的告诉厂方不可任意的分割他们送来的测试批大小（国外客户一般均会作此要求）。但如果客户只是专注于挑出Lot中的不同电性的IC，则便会同意分批的动作，也就是一个很大的Lot可以任由生管人员视现场状况，分解成数小批，同时在现场进行测试，当然比较下，分批后，原Lot测试结果的质量认证较为困难，但相对的，因为Lot 比小，因此在生产排程时，有着较大的弹性，可使测试批的完测时间缩短。
六、测试批有Hold的现象存在，而造成测试批流程相依于测试结果测试批的流程并非在流程卡定出后，便一成不变的，测试厂实际上便是在帮客户作IC品管把关的工作，当一批产品在测试完后，其良率不及预期设定的标准时，为确认此测试结果的发生原因，便须将此测试批Hold 住，集结各个相关单位及客户，共同商议及确认其测试结果。当现场有测试批被Hold住后，一般会被滞留在原处等候管理单位与客户接，决定其处置方式。当产品被Hold住且经过相关单位的工程分析及与客户之间的互动评估之后，原来测试批的测试流程会被改变，其改变一般会有三种可能：
（A）如果是在测试机台（Tester）处被Hold住，则可能换测
试软件，然后重新进入测试机台内进行测试。
（B）待测品不再继续原本预定的测试流程，而直接出货回到客户处。
（C）待测品继续后面的测试，不过原本的测试流程已被更动成新的测试流程。
产品被Hold住之后，无法预估会被Hold住多久，在逻辑IC测试厂的最终测试流程中，大部分的Hold的现象发生在测试机台在对待测品进行电性测试之后。由于测试流程相依于测试结果，因此在前段流程结束前，厂方和客户是用待测品在正常状态下（不被Hold住）完成测试流程的时间（即Cycle Time）来决定订单的交期时间，其Cycle Time愈短，竞争力愈好。
七、在测试厂中的最终测试流程中，可将流程分成前段测试流程及后段测试流程如果把测试流程从测试机台处区分成前段流程与后段流程的话，可以发现：
（A）前段测试流程是属于利用测试机台来测试产品的电子功能特性的正常与否，而后段则属于产品外观上的检测部分。
（B）前段测试流程为有回流现象的Job-Shop模式，而后段测试流程则属于不纯粹（Unpure）的Flow-Shop模式。
（C）在前段测试流程，测试产品被Hold住的情况比较多而发现机会也比较大。
（D）前段测试流程的测试机台非常的贵（一台通常要上亿台币）相较之下，后段测试流程的机台就便宜很多。
（E）在前段测试流程里，存在设定程序相依问题。
八、测试厂的生管人员负责订单的接洽、排程及跟催，责任繁重目前在这个产业中，生管人员一般都充当销售人员，直接与客户接洽、接
订单并且以类似项目管理的方式，一位生管人员负责几家客户，这几家客户的待测品就由此位生管人员全权负责（这其中包括了待测品上线测试的排程安排，拿测试结果与客户讨论，敲定出货日期、跟催.. 等）。
而在测试品现场派工方面，生管人员则要在在满足与客户协议的交期前提下，尽量提高机台使用率、缩短测试流动时间为排程目标。
《电子构装型态介绍》
半导体产品的I/O数目也会影响测试机台的可适用性，所有的IC构装型态可以区分为两大类，一为引脚插入型，另一为表面黏着型，请见下图。
构装型态应用产品变化型态
引脚插入型消费性电子 PDIP, DIP, SK-DIP
表面黏着型内存
SOP,TSOP,SSOP, SO, SOJ
可程序化逻辑IC LCC, LCC
逻辑IC TQFP, LQFP, QFP
Others芯片组,LCD
BGA,TAB,F/C, BGA,TAB
DIP=Dual in-line BGA=Ball grid array package
TAB=Tape-automated SO=Small outline bonging
QFP=Quad flat package LCC=Leaded chip carrier 引脚插入型目前常见的构装型态主要是DIP，如果再细分的话，又有SK-DIP、SIP（单边引脚）等；在表面黏着型方面，主要的构装型态有SO、 QFP、BGA等。常见的外观及相关应用请见下图
构装型态构装名称常见应用产品
Single In-Line Package(SIP)
Power Transistor
Dual In-Line Package(DIP) SRAM,ROM, EPROM, EEPROM,
FLASH, Micro controller
Zig-Zag In-Line Package(ZIP) DRAM, SRAM
Small Outline Package(SOP)
Linear, Logic, DRAM, SRAM
Plastic Leaded Chip
256K DRAM, ROM, SRAM, EPROM,
Carrier(PLCC)EEPROM, FLASH, Micro controller
Small Outline Package(SOJ)
DRAM, SRAM, EPROM, EEPROM, FLASH
Quad Flat Package(QFP)
Microprocessor
Pin Grid Array(PGA) Microprocessor
各构装型态叙述如下：
（1）DIP（Dual In-Line Package）
它的引脚是长在IC的两边，而且是利用插件方式让IC与印刷电路板结合，有别于另一种适用于表面黏着技术的构装方式，这
种构装的材料可以是塑料（Plastic）或陶瓷（Ceramic），因而
有PDIP及CDIP之分，大部份64只脚以下的电子组件是利用这种构
装型态包装的。
（2）SOP（Small Outline Package）
也有人称之为SOIC（Small Outline Integrated Circuit），跟DIP一样，大部分所使用的脚数仍被局限在64只脚以下，而大于
44只脚以上的电子组件则是转往LCC或是QFP等。SO系列型态包括
有TSOP（Thin Small Outline Package）、TSSOP（Thin-Shrink Small Outline Package）、SSOP（Shrink Small Outline Package）、
SOJ（Small Outline J-Lead）、QSOP（Quarter-Size Small Outline Package）以及MSOP（Miniature Small Outline Package）等。（3）LCC（Leaded/Leadless Chip Carrier）
它的引脚不像前面的DIP或SO，脚是长在IC的两边，而是长在IC的四边周围，因此它的脚数要比前两者来的稍微多些，常用的
脚数可以从20 ～96只脚不等，引脚的外观也有两种，一种是缩在
里面，从外面看不到，另一种则是J型引脚（J-Lead），其被称之
为QFJ（Quat Flat J-Lead Package）。
（4）PGA（Pin Grid Array）
其引脚的外观是针状的，因此它跟DIP一样也是用插件的方式与电路板结合，由于连接方式较不方便，因此随着QFP的进步，
有些原本用PGA构装的IC已经转往QFP发展。
（5）QFP（Quad Flat Package）
QFP是一种高脚数、四边引脚的包装，它主导了大部份ASIC、逻辑 IC以及中低阶的微组件的主要包装型态，常见的QFP变化型
还包括有MQFP（Metric QFP）、MQUAD（Metal QFP）、TQFP（Thin
QFP）等。
事实上，不同的IC产品，应其功能I/O数的需求及散热、按装等考虑，也会有其常用搭配的包装型式。在下表中我们可以看到逻辑性产品中最主要的包装型态是SO及DIP；在非挥发性的内存方面（ROM、FLASH），其主要的包装型式是SO、DIP和LCC等；而DRAM则是以SO包装占九成上，至于Microcompoent所包括的产品最主要的有MPU、MCU、MPR等，其最主要的包装型式为PGA、QFP等。
LOGIC N.V.MEMORY DRAM SRAM MICROCOMPONENT
DIP 37% 36% 0% 55.8% 13%
SO 52% 61.3% 96.5% 33.3% 24%
LCC6% 21.8% 3.5% 7.1% 20%
PGA 0.16% 0% 0% 0% 3%
QFP5% 0% 0% 3.6% 40%
BGA0.14% 0% 0% 0.3% 0.37%
总计100% 100% 100% 100% 100% 《电子构装制造技术》
IC芯片必须依照设计与外界之电路连接，才可正常发挥应有之功能。用于封装之材料主要可分为塑料（plastic）及陶瓷（ceramic）两种。其中塑料构装因成本低廉，适合大量生产且能够满足表面黏着技术之需求，目前以成为最主要的IC封装方式。而陶瓷构装之发展已有三十多年历史，亦为早期主要之构装方式。由于陶瓷构装成本高，组装不易自动化，且在塑料构装质量及技术不断提升之情形下，大部份业者皆已尽量避免使用陶瓷构装。然而，陶瓷构装具有塑料构装无法比拟之极佳散热能力、可靠度及气密性，并可提供高输出/入接脚数，因此要求高功率及高可靠度之产品，如CPU、航天、军事等产品仍有使用陶瓷构装之必要性。
目前用于构装之技术，大概有以下数种。分别为「打线接合」、「卷带式自动接合」、「覆晶接合」等技术，分述如下：
打线接合（Wire Bonding）
打线接合是最早亦为目前应用最广的技术，此技
术首先将芯片固定于导线架上，再以细金属线将芯片
上的电路和导线架上的引脚相连接。而随着近年来其
它技术的兴起，打线接合技术正受到挑战，其市场占
有比例亦正逐渐减少当中。但由于打线接合技术之简
易性及便捷性，加上长久以来与之相配合之机具、设备及相关技术皆以十分成熟，因此短期内打线接合技术似乎仍不大容易为其它技术所淘汰。
卷带式自动接合（Tape Automated Bonding,
TAB）
卷带式自动接合技术首先于1960年代由
通用电子（GE）提出。卷带式自动接合制程，
即是将芯片与在高分子卷带上的金属电路相
连接。而高分子卷带之材料则以polyimide为主，卷带上之金属层则以铜箔使用最多。卷带式自动接合具有厚度薄、接脚间距小且能提供高输出/入接脚数等优点，十分适用于需要重量轻、体积小之IC产品上。
覆晶接合（Flip Chip）
覆晶式接合为IBM于1960年代中首
先开发而成。其技术乃于晶粒之金属垫
上生成焊料凸块，而于基版上生成与晶
粒焊料凸块相对应之接点，接着将翻转之晶粒对准基版上之接点将所
有点接合。覆晶接合具有最短连接度、最佳电器特性、最高输出/入接点密度，且能缩小
IC尺寸，增加单位晶圆产能，已被看好为未来极具潜力
之构装方式。
《构装制程介绍》
随着IC产品需求量的日益提升，推动了电子构装产业的蓬勃发展。而电子制造技术的不断发展演进，在IC芯片「轻、薄、短、小、高功能」的要求下，亦使得构装技术不断推陈出新，以符合电子产品之需要并进而充分发挥其功能。构装之目的主要有下列四种：
（1）电力传送
（2）讯号输送
（3）热的去除
（4）电路保护
所有电子产品皆以「电」为能源，然而电力之传送必须经过线路之连接方可达成，IC构装即可达到此一功能。而线路连接之后，各电子组件间的讯号传递自然可经由这些电路加以输送。
电子构装的另一功能则是藉由构装材料之导热功能将电子于线路间传递产生之热量去除，以避免IC芯片因过热而毁损。最后，IC构装除对易碎的芯片提供了足够的机械强度及适当的保护，亦避免了精细的集成电路受到污染的可能性。IC构装除能提供上述之主要功能之外，额外亦使IC产品具有优雅美观的外表并为使用者提供了安全的使用及简便的操作环境。
IC构装依使用材料可分为陶瓷（ceramic）及塑料（plastic）两种，而目前商业应用上则以塑料构装为主。以塑料构装中打线接合为例，其步骤依序为芯片切割（die saw）、黏晶（die mount / die bond）、焊线（wire bond）、封胶（mold）、剪切/成形（trim / form）、印字（mark）、电镀（plating）
半导体封装制程简介
（Die Saw） 晶片切割之目的乃是要將前製程加工完成的晶圓上一顆顆之芯片（Die）切割分離。首先要在晶圓背面貼上蓝膜（blue tape）並置於鋼 製的圆环上，此一動作叫晶圓粘片（wafer mount），如圖一，而後再 送至晶片切割機上進行切割。切割完後，一顆顆之芯片井然有序的排 列在膠帶上，如圖二、三，同時由於框架之支撐可避免蓝膜皺摺而使 芯片互相碰撞，而圆环撐住膠帶以便於搬運。 圖一 圖二
（Die Bond） 粘晶（装片）的目的乃是將一顆顆分離的芯片放置在导线框架（lead frame）上並用銀浆（epoxy ）粘着固定。引线框架是提供芯片一個粘着的位置+ （芯片座die pad），並預設有可延伸ＩＣ芯片電路的延伸腳（分為內 引腳及外引腳inner lead/outer lead）一個引线框架上依不同的設計可以有 數個芯片座，這數個芯片座通常排成一列，亦有成矩陣式的多列排法 。引线框架經傳輸至定位後，首先要在芯片座預定粘着芯片的位置上点
上銀浆（此一動作稱為点浆），然後移至下一位置將芯片置放其上。 而經過切割的晶圓上的芯片則由焊臂一顆一顆地置放在已点浆的晶 粒座上。装片完後的引线框架再由传输设备送至料盒（magazine） 。装片后的成品如圖所示。 引线框架装片成品 胶的烧结 烧结的目的是让芯片与引线框晶粒座很好的结合固定，胶可分为银浆（导电胶）和绝缘胶两种，根据不同芯片的性能要求使用不同的胶，通常导电胶在200度烤箱烘烤两小时；绝缘胶在150度烤箱烘烤两个半小时。 （Wire Bond） 焊线的目的是將芯片上的焊点以极细的金或铜线（18~50um）連接到引线框架上的內引腳，藉而將ＩＣ芯片的電路訊號傳輸到外界。當
半导体全制程介绍
《晶圆处理制程介绍》 基本晶圆处理步骤通常是晶圆先经过适当的清洗（Cleaning）之后，送到热炉管 （Furnace）内，在含氧的环境中，以加热氧化（Oxidation）的方式在晶圆的表面 形成一层厚约数百个的二氧化硅层，紧接着厚约1000到2000的氮化硅层 将以化学气相沈积Chemical Vapor Deposition；CVP）的方式沈积（Deposition）在刚刚长成的二氧化硅上，然后整个晶圆将进行微影（Lithography）的制程，先在 晶圆上上一层光阻（Photoresist），再将光罩上的图案移转到光阻上面。接着利用蚀刻（Etching）技术，将部份未被光阻保护的氮化硅层加以除去，留下的就是所需要的线路图部份。接着以磷为离子源（Ion Source），对整片晶圆进行磷原子的植入（Ion Implantation），然后再把光阻剂去除（Photoresist Scrip）。制程进行至此，我们已将构成集成电路所需的晶体管及部份的字符线（Word Lines），依光罩所提供的设计图案，依次的在晶圆上建立完成，接着进行金属化制程（Metallization），制作金属导线，以便将各个晶体管与组件加以连接，而在每一道步骤加工完后都必须进行一些电性、或是物理特性量测，以检验加工结果是否在规格内（Inspection and Measurement）；如此重复步骤制作第一层、第二层．．．的电路部份，以在硅晶圆上制造晶体管等其它电子组件；最后所加工完成的产品会被送到电性测试区作电性量测。 根据上述制程之需要，FAB厂内通常可分为四大区： 1）黄光本区的作用在于利用照相显微缩小的技术，定义出每一层次所需要的电路图，因为采用感光剂易曝光，得在黄色灯光照明区域内工作，所以叫做「黄光区」。 2）蚀刻经过黄光定义出我们所需要的电路图，把不要的部份去除掉，此去除的步骤就> 称之为蚀刻，因为它好像雕刻，一刀一刀的削去不必要不必要的木屑，完成作品，期间又利用酸液来腐蚀的，所 以叫做「蚀刻区」。 3）扩散本区的制造过程都在高温中进行，又称为「高温区」，利用高温给予物质能量而产生运动，因为本区的机台大都为一根根的炉管，所以也有人称为「炉管区」，每一根炉管都有不同的作用。 4）真空
半导体集成电路封装技术试题汇总(李可为版)
半导体集成电路封装技术试题汇总 第一章集成电路芯片封装技术 1. (P1)封装概念：狭义：集成电路芯片封装是利用（膜技术）及（微细加工技术），将芯片及其他要素在框架或基板上布置、粘贴固定及连接，引出接线端子并通过可塑性绝缘介质灌封固定，构成整体结构的工艺。 广义：将封装体与基板连接固定，装配成完整的系统或电子设备，并确保整个系统综合性能的工程。 2.集成电路封装的目的：在于保护芯片不受或者少受外界环境的影响，并为之提供一个良好的工作条件，以使集成电路具有稳定、正常的功能。 3.芯片封装所实现的功能：①传递电能，②传递电路信号，③提供散热途径，④结构保护与支持。 4．在选择具体的封装形式时主要考虑四种主要设计参数：性能，尺寸，重量，可靠性和成本目标。 5.封装工程的技术的技术层次？ 第一层次，又称为芯片层次的封装，是指把集成电路芯片与封装基板或引脚架之间的粘贴固定电路连线与封装保护的工艺，使之成为易于取放输送，并可与下一层次的组装进行连接的模块元件。第二层次，将数个第一层次完成的封装与其他电子元器件组成一个电子卡的工艺。第三层次，将数个第二层次完成的封装组成的电路卡组合成在一个主电路版上使之成为一个部件或子系统的工艺。第四层次，将数个子系统组装成为一个完整电子厂品的工艺过程。 6.封装的分类？
按照封装中组合集成电路芯片的数目，芯片封装可分为：单芯片封装与多芯片封装两大类，按照密封的材料区分，可分为高分子材料和陶瓷为主的种类，按照器件与电路板互连方式，封装可区分为引脚插入型和表面贴装型两大类。依据引脚分布形态区分，封装元器件有单边引脚，双边引脚，四边引脚，底部引脚四种。常见的单边引脚有单列式封装与交叉引脚式封装，双边引脚元器件有双列式封装小型化封装，四边引脚有四边扁平封装，底部引脚有金属罐式与点阵列式封装。 7.芯片封装所使用的材料有金属陶瓷玻璃高分子 8.集成电路的发展主要表现在以下几个方面？ 1芯片尺寸变得越来越大2工作频率越来越高3发热量日趋增大4引脚越来越多 对封装的要求：1小型化2适应高发热3集成度提高，同时适应大芯片要求4高密度化5适应多引脚6适应高温环境7适应高可靠性 9.有关名词： SIP ：单列式封装 SQP：小型化封装 MCP：金属鑵式封装 DIP：双列式封装 CSP：芯片尺寸封装 QFP：四边扁平封装 PGA：点阵式封装 BGA：球栅阵列式封装 LCCC：无引线陶瓷芯片载体 第二章封装工艺流程 1.封装工艺流程一般可以分为两个部分，用塑料封装之前的工艺步骤成为前段操作，在成型之后的工艺步骤成为后段操作
半导体制造基本概念
半导体制造基本概念 晶圆（Wafer） 晶圆（Wafer）的生产由砂即（二氧化硅）开始，经由电弧炉的提炼还原成冶炼级的硅，再经由盐酸氯化，产生三氯化硅，经蒸馏纯化后，透过慢速分解过程，制成棒状或粒状的「多晶硅」。一般晶圆制造厂，将多晶硅融解后，再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长，重76.6公斤的8?? 硅晶棒，约需2天半时间长成。经研磨、??光、切片后，即成半导体之原料晶圆片。 光学显影 光学显影是在光阻上经过曝光和显影的程序，把光罩上的图形转换到光阻 下面的薄膜层或硅晶上。光学显影主要包含了光阻涂布、烘烤、光罩对准、曝光和显影等程序。小尺寸之显像分辨率，更在IC 制程的进步上，扮演着最关键的角色。由于光学上的需要，此段制程之照明采用偏黄色的可见光。因此俗称此区为黄光区。 干式蚀刻技术 在半导体的制程中，蚀刻被用来将某种材质自晶圆表面上移除。干式蚀刻（又称为电浆蚀刻）是目前最常用的蚀刻方式，其以气体作为主要的蚀刻媒介，并藉由电浆能量来驱动反应。 电浆对蚀刻制程有物理性与化学性两方面的影响。首先，电浆会将蚀刻气体分子分解，产生能够快速蚀去材料的高活性分子。此外，电浆也会把这些化学成份离子化，使其带有电荷。 晶圆系置于带负电的阴极之上，因此当带正电荷的离子被阴极吸引并加速向阴极方向前进时，会以垂直角度撞击到晶圆表面。芯片制造商即是运用此特性来获得绝佳的垂直蚀刻，而后者也是干式蚀刻的重要角色。 基本上，随着所欲去除的材质与所使用的蚀刻化学物质之不同，蚀刻由下列两种模式单独或混会进行：
1. 电浆内部所产生的活性反应离子与自由基在撞击晶圆表面后，将与某特定成份之表面材质起化学反应而使之气化。如此即可将表面材质移出晶圆表面，并透过抽气动作将其排出。 2. 电浆离子可因加速而具有足够的动能来扯断薄膜的化学键，进而将晶圆表面材质分子一个个的打击或溅击（sputtering）出来。 化学气相沉积技术 化学气相沉积是制造微电子组件时，被用来沉积出某种薄膜(film)的技术，所沉积出的薄膜可能是介电材料(绝缘体)(dielectrics)、导体、或半导体。在进行化学气相沉积制程时，包含有被沉积材料之原子的气体，会被导入受到严密控制的制程反应室内。当这些原子在受热的昌圆表面上起化学反应时，会在晶圆表面产生一层固态薄膜。而此一化学反应通常必须使用单一或多种能量源(例如热能或无线电频率功率)。 CVD制程产生的薄膜厚度从低于0.5微米到数微米都有，不过最重要的是其厚度都必须足够均匀。较为常见的CVD薄膜包括有： ■二气化硅（通常直接称为氧化层） ■氮化硅 ■多晶硅 ■耐火金属与这类金属之其硅化物 可作为半导体组件绝缘体的二氧化硅薄膜与电浆氮化物介电层（plasmas nitride dielectrics）是目前CVD技术最广泛的应用。这类薄膜材料可以在芯片内部构成三种主要的介质薄膜：内层介电层（ILD）、内金属介电层（IMD）、以及保护层。此外、金层化学气相沉积（包括钨、铝、氮化钛、以及其它金属等）也是一种热门的CVD应用。 物理气相沉积技术 如其名称所示，物理气相沉积（Physical Vapor Deposition）主要是一种物理制程而非化学制程。此技术一般使用氩等钝气，藉由在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片般沉积在晶圆表面。制程反应室内部的高温与高真空环境，可使这些金属原子结成晶粒，再透过微影图案化（patterned）与蚀刻，来得到半导体组件所要的导电电路。 解离金属电浆（IMP）物理气相沉积技术
半导体全制程介绍
半导体全制程介绍 《晶圆处理制程介绍》 基本晶圆处理步骤通常是晶圆先经过适当的清洗 （Cleaning）之后，送到热炉管（Furnace）内，在含氧的 环境中，以加热氧化（Oxidation）的方式在晶圆的表面形 成一层厚约数百个的二氧化硅层，紧接着厚约1000到 2000的氮化硅层将以化学气相沈积Chemical Vapor Deposition；CVP）的方式沈积（Deposition）在刚刚长成的二氧化硅上，然后整个晶圆将进行微影（Lithography）的制程，先在晶圆上上一层光阻（Photoresist），再将光罩上的图案移转到光阻上面。接着利用蚀刻（Etching）技术，将部份未被光阻保护的氮化硅层加以除去，留下的就是所需要的线路图部份。接着以磷为离子源（Ion Source），对整片晶圆进行磷原子的植入（Ion Implantation），然后再把光阻剂去除（Photoresist Scrip）。制程进行至此，我们已将构成集成电路所需的晶体管及部份的字符线（Word Lines），依光罩所提供的设计图案，依次的在晶圆上建立完成，接着进行金属化制程（Metallization），制作金属导线，以便将各个晶体管与组件加以连接，而在每一道步骤加工完后都必须进行一些电性、或是物理特性量测，以检验加工结果是否在规格内（Inspection and Measurement）；如此重复步骤制作第一层、第二层的电路部份，以在硅晶圆上制造晶体管等其它电子组件；最后所加工完成的产品会被送到电性测试区作电性量测。 根据上述制程之需要，FAB厂内通常可分为四大区： 1）黄光本区的作用在于利用照相显微缩小的技术，定义出每一层次所需要的电路图，因为采用感光剂易曝光，得在黄色灯光照明区域内工作，所以叫做「黄光区」。
半导体技术-半导体制程
半导体制程 一、洁净室 一般的机械加工是不需要洁净室(clean room)的，因为加工分辨率在数十微米以上，远比日常环境的微尘颗粒为大。但进入半导体组件或微细加工的世界，空间单位都是以微米计算，因此微尘颗粒沾附在制作半导体组件的晶圆上，便有可能影响到其上精密导线布局的样式，造成电性短路或断路的严重后果。 为此，所有半导体制程设备，都必须安置在隔绝粉尘进入的密闭空间中，这就是洁净室的来由。洁净室的洁净等级，有一公认的标准，以class 10为例，意谓在单位立方英呎的洁净室空间内，平均只有粒径0.5微米以上的粉尘10粒。所以class后头数字越小，洁净度越佳，当然其造价也越昂贵。 为营造洁净室的环境，有专业的建造厂家，及其相关的技术与使用管理办法如下： 1．内部要保持大于一大气压的环境，以确保粉尘只出不进。所以需要大型鼓风机，将经滤网的空气源源不绝地打入洁净室中。 2．为保持温度与湿度的恒定，大型空调设备须搭配于前述之鼓风加压系统中。换言之，鼓风机加压多久，冷气空调也开多久。 3．所有气流方向均由上往下为主，尽量减少突兀之室内空间设计或机台摆放调配，使粉尘在洁净室内回旋停滞的机会与时间减至最低程度。 4．所有建材均以不易产生静电吸附的材质为主。 5．所有人事物进出，都必须经过空气吹浴 (air shower) 的程序，将表面粉尘先行去除。 6．人体及衣物的毛屑是一项主要粉尘来源，为此务必严格要求进出使用人员穿戴无尘衣，除了眼睛部位外，均需与外界隔绝接触(在次微米制程技术的工厂内，工作人员几乎穿戴得像航天员一样。) 当然，化妆是在禁绝之内，铅笔等也禁止使用。 7．除了空气外，水的使用也只能限用去离子水 (DI water, de-ionized water)。一则防止水中粉粒污染晶圆，二则防止水中重金属离子，如钾、钠离子污染MOS晶体管的载子信道（channel），影响半导体组件的工作特性。去离子水以电阻率 (resistivity) 来定义好坏，一般要求至17.5M?-cm以上才算合格；为此需动用多重离子交换树脂、RO逆渗透、与UV紫外线杀菌等重重关卡，才能放行使用。由于去离子水是最佳的溶剂与清洁剂，其在半导体工业之使用量极为惊人！ 8．洁净室所有用得到的气源，包括吹干晶圆及机台空压所需要的，都得使用氮气 (98%)，吹干晶圆的氮气甚至要求99.8%以上的高纯氮！以上八点说明是最基本的要求，另还有污水处理、废气排放的环保问题，再再需要大笔大笔的建造与维护费用! 二、晶圆制作 硅晶圆 (silicon wafer) 是一切集成电路芯片的制作母材。既然说到晶体，显然是经过纯炼与结晶的程序。目前晶体化的制程，大多是采用「柴可拉斯基」(Czycrasky) 拉晶法 (CZ法)。拉晶时，将特定晶向 (orientation) 的晶种 (seed)，浸入过饱和的纯硅熔汤 (Melt) 中，并同时旋转拉出，硅原子便依照晶种晶向，乖乖地一层层成长上去，而得出所谓的晶棒 (ingot)。晶棒的阻值如果太低，代表其中导电杂质 (impurity dopant) 太多，还需经过FZ法 (floating-zone) 的再结晶 (re-crystallization)，将杂质逐出，提高纯度与阻值。辅拉出的晶棒，外缘像椰子树干般，外径不甚一致，需予以机械加工修边，然后以X光绕射法，定出主切面 (primary flat) 的所在，磨出该平面；再以内刃环锯，削下一片片的硅晶圆。最后经过粗磨 (lapping)、化学蚀平 (chemical etching) 与拋光 (polishing) 等程序，得出表面粗糙度在0.3微米以下拋光面之晶圆。(至于晶圆厚度，与其外径有关) 三、半导体制程设备 半导体制程概分为三类：(1)薄膜成长 (2)微影罩幕 (3)蚀刻成型。设备也跟着分为四类：(a)高温炉管 (b)微影机台 (c)化学清洗蚀刻台 (d)电浆真空腔室。其中(a)~(c)机台依序对应(1)~(3)制程，而新近发展的第(d)项机台，则分别应用于制程(1)与(3)。
2019年Leadframe知识简介
Leadframe知识简介 框架材料（Leadframe） 框架的构成：框架是模塑封装的骨架，它主要由两部分组成：芯片焊盘（die paddle）和引脚（lead finger）。其中芯片焊盘在封装过程中为芯片提供机械支撑，而引脚则是连接芯片到封装外的电学通路，就引脚而言，每一个引脚末端都与芯片上的一个焊盘通过引线相连接，该端称为内引脚（inner finger），引脚的另一端就是所谓管脚，它提供与基板或PC板的机械和电学连接。 框架的功能是显而易见的，首先它起到了封装器件的支撑作用，同时防止模塑料在引线间突然涌出，为塑料提供支撑；其次它使芯片连接到基板，提供了芯片到线路板的电及热通道。由它的这些功能出发，我们在选择引线框架材料所要考虑如下因素：制造难易、框架性能要求，自然，成本也是非常重要的。 框架材料：框架通常都是由合金材料制成的，加工方法一般为冲压法（stamping punch）和蚀刻法（etching）。化学蚀刻法主要采用光刻及金属溶解的化学试剂从金属条带上蚀刻出图形。大体可分为以下步骤： （1）冲压定位孔 （2）双面涂光刻胶 （3）UV通过掩膜板曝光、显影、固化 （4）通过化学试剂腐蚀暴露金属（通常使用三氯化铁等试剂） （5）祛除光刻胶 蚀刻法的特点是设备成本低，但是框架成本较高，生产周期短。机械冲制法一般使用跳步工具，靠机械力作用进行冲切。这种方法所使用的模具昂贵，但框架生产成本低。对于微细间距封装所采用的框架，通常都是采用蚀刻方法加工的，因为机械冲压加工的精度是无法满足高密度封装要求的。 除了选择合适的加工方法，由于框架的几何形状和成分会强烈影响到封装模块的可加工性、质量及性能，所以也应当得到重视。选择框架材料要考虑到材料是否能满足加工、封装装配、PCB板装配及器件的性能要求。 通常的框架材料是铜合金材料和铁镍合金（也称合金42，一般情况下镍的含量为42%，铁的含量为58%）。除此之外现今各种各样的复合材料层出不穷，但是应用的范围还比较狭窄，一个是由于技术上还不够完善，再一点就是价格因
半导体简介
《晶柱成长制程》 硅晶柱的长成，首先需要将纯度相当高的硅矿放入熔炉中，并加入预先设定好的金属物质，使产生出来的硅晶柱拥有要求的电性特质，接着需要将所有物质融化后再长成单晶的硅晶柱，以下将对所有晶柱长成制程做介绍。 长晶主要程序︰ 融化（MeltDown） 此过程是将置放于石英坩锅内的块状复晶硅加热制高于摄氏1420度的融化温度之上，此阶段中最重要的参数为坩锅的位置与热量的供应，若使用较大的功率来融化复晶硅，石英坩锅的寿命会降低，反之功率太低则融化的过程费时太久，影响整体的产能。 颈部成长（Neck Growth） 当硅融浆的温度稳定之后，将<1.0.0>方向的晶种渐渐注入液中，接着将晶种往上拉升，并使直径缩小到一定（约6mm），维持此直径并拉长10-20cm，以消除晶种内的排差（dislocation），此种零排差（dislocation-free）的控制主要为将排差局限在颈部的成长。 晶冠成长（Crown Growth） 长完颈部后，慢慢地降低拉速与温度，使颈部的直径逐渐增加到所需的大小。 晶体成长（Body Growth） 利用拉速与温度变化的调整来迟维持固定的晶棒直径，所以坩锅必须不断的上升来维持固定的液面高度，于是由坩锅传到晶棒及液面的辐射热会逐渐增加，此辐射热源将致使固业界面的温度梯度逐渐变小，所以在晶棒成长阶段的拉速必须逐渐地降低，以避免晶棒扭曲的现象产生。 尾部成长（Tail Growth） 当晶体成长到固定（需要）的长度后，晶棒的直径必须逐渐地缩小，直到与液面分开，此乃避免因热应力造成排差与滑移面现象。
《晶柱切片后处理》 硅晶柱长成后，整个晶圆的制作才到了一半，接下必须将晶柱做裁切与检测，裁切掉头尾的晶棒将会进行外径研磨、切片等一连串的处理，最后才能成为一片片价值非凡的晶圆，以下将对晶柱的后处理制程做介绍。 切片（Slicing） 长久以来经援切片都是采用内径锯，其锯片是一环状薄叶片，内径边缘镶有钻石颗粒，晶棒在切片前预先黏贴一石墨板，不仅有利于切片的夹持，更可以避免在最后切断阶段时锯片离开晶棒所造的破裂。切片晶圆的厚度、弓形度（bow）及挠屈度（warp）等特性为制程管制要点。影响晶圆质量的因素除了切割机台本身的稳定度与设计外，锯片的张力状况及钻石锐利度的保持都有很大的影响。 圆边（Edge Polishing） 刚切好的晶圆，其边缘垂直于切割平面为锐利的直角，由于硅单晶硬脆的材料特性，此角极易崩裂，不但影响晶圆强度，更为制程中污染微粒的来源，且在后续的半导体制成中，未经处理的晶圆边缘也为影响光组与磊晶层之厚度，固须以计算机数值化机台自动修整切片晶圆的边缘形状与外径尺寸。 研磨（Lapping） 研磨的目的在于除去切割或轮磨所造成的锯痕或表面破坏层，同时使晶圆表面达到可进行抛光处理的平坦度。 蚀刻（Etching） 晶圆经前述加工制程后，表面因加工应力而形成一层损伤层（damaged layer），在抛光之前必须以化学蚀刻的方式予以去除，蚀刻液可分为酸性与碱性两种。 去疵（Gettering） 利用喷砂法将晶圆上的瑕疵与缺陷感到下半层，以利往后的.. IC制程。 抛光（Polishing） 晶圆的抛光，依制程可区分为边缘抛光与表面抛光两种
半导体制程简史
半导体制程简史 当线宽远高于10 微米时，纯净度还不像今天的器件生产中那样至关 紧要。旦随着器件变得越来越集成，超净间也变得越来越干净。今天，工厂 内是加压过滤空气，来去除哪怕那些可能留在芯片上并形成缺陷的最小的粒子。 半导体制造车间里的工人被要求着超净服来保护器件不被人类污染。 在利润增长的推动下，在1960 年代半导体器件生产遍及得克萨斯州和 加州乃至全世界，比如爱尔兰、以色列、日本、台湾、韩国、新加坡和中国， 且在今天已是一个全球商业。 半导体生产商的领袖大都在全世界拥有生产车间。英特尔，世界最大的 生产商，以及在美其他顶级生产商包括三星(韩国)、德州仪器(美国)、AMD(超 微半导体)(美国)、东芝(日本)、NEC 电子(日本)、意法半导体(欧洲)、英飞凌 (欧洲)、瑞萨(日本)、台积电(台湾，参见TSMC 网站)、索尼(日本)，以及恩智 浦半导体(欧洲)在欧洲和亚洲都有自己的设备。 在2006 年，在美国有大约5000 家半导体和电子零件生产商，营业额达1650 亿美元(摘自Barnes 报告《2006 美国工业和市场展望》)。 以下为各半导体工艺节点出现时间和主要代表产品 ITRS : International Technology Roadmap for Semiconductors(国际半导体技术蓝图) ITRS 是由欧洲、日本、韩国、台湾、美国五个主要的芯片制造地区发起 的。发起组织分别是European Semiconductor IndustryAssociation(ESIA，欧洲半导体工业协会)，the Japan Electronics and InformationTechnology Industries
IC封装制程简介
半导体的产品很多应用的场合非常广泛图一是常见的几种半导体组件外型半导体组件一般是以接脚形式或外型来划分类别图一中不同类别的英文缩写名称原文为 PDID Plastic Dual Inline Package SOP Small Outline Package SOJ Small Outline J-Lead Package PLCC Plastic Leaded Chip Carrier QFP Quad Flat Package PGA Pin Grid Array BGA Ball Grid Array 虽然半导体组件的外型种类很多在电路板上常用的组装方式有二种一种是插入电路板的焊孔或脚座如PDIP PGA另一种是贴附在电路板表面的焊垫上如SOP SOJ PLCC QFP BGA 从半导体组件的外观只看到从包覆的胶体或陶瓷中伸出的接脚而半导体组件真正的的核心是包覆在胶体或陶瓷内一片非常小的芯片透过伸出的接脚与外部做信息传输图二是一片EPROM组件从上方的玻璃窗可看到内部的芯片图三是以显微镜将内部的芯片放大可以看到芯片以多条焊线连接四周的接脚这些接脚向外延伸并穿出胶体成为芯片与外界通讯的道路请注意图三中有一条焊线从中断裂那是使用不当引发过电流而烧毁致使芯片失去功能这也是一般芯片遭到损毁而失效的原因之一 图四是常见的LED也就是发光二极管其内部也是一颗芯片图五是以显微镜正视LED的顶端可从透明的胶体中隐约的看到一片方型的芯片及一条金色的焊线若以LED二支接脚的极性来做分别芯片是贴附在负极的脚上经由焊线连接正极的脚当LED通过正向电流时芯片会发光而使LED发亮如图六所示 半导体组件的制作分成两段的制造程序前一段是先制造组件的核心─芯片称为晶圆制造后一段是将晶中片加以封装成最后产品称为IC封装制程又可细分成晶圆切割黏晶焊线封胶印字剪切成型等加工步骤在本章节中将简介这两段的制造程序
国内生产Leadframe厂商
國內生產Leadframe廠商 資料來源https://www.sodocs.net/doc/611752552.html,/html/02/t-336302.html 2008/1 随着我国集成电路产业的迅猛发展，IC新型封装技术的升级发展，对封装材料的要求也愈来愈苛刻，带动了我国封装材料技术和市场的发展。这为我国的引线框架行业带来了发展的机遇，同时也面临着严峻的挑战。 产量仅能满足50%左右国内需求 目前，在国内从事半导体引线框架生产的企业主要有17家：新光电气工业(无锡)有限公司、日里电线(苏州)精工有限公司、三井高科技( 上海、天津、东莞)电子有限公司、济南晶恒山田电子精密科技有限公司、东莞长安品质电子制造厂、先进半导体物料科技有限公司、柏狮电子(香港)有限公司、顺德工业有限公司、中山复盛机电有限公司、铜陵丰山三佳微电子有限公司、广州丰江微电子有限公司、宁波康强电子股份有限公司、厦门永红电子有限公司、无锡华晶利达电子有限公司、宁波华龙电子股份有限公司、宁波东盛集成电路元件有限公司、浙江华科电子有限公司。其中，独资企业7家，合资企业4家，内资企业6家。以上企业主要从事半导体引线框架、精密模具和其他电子设备、电子元器件的设计、制造和销售，实属国内领先。 从被调查的17家生产厂家2005年生产产能可以看出，我国半导体企业中合资及外商独资的成分较大，其中三井高科技(上海)有限公司是日本三井在我国独资的引线框架专业生产厂家，总投资2500万美元，注册资本15 00万美元，其产品科技含量高、生产工艺先进。我国台湾的中山复盛总投资3000万美元，注册资本1600万美元，系广东省高新技术企业。合资企业中丰山三佳为中韩合资企业，总投资2800万美元，注册资金2100 万美元，其依据三佳的模具优势及韩国丰山微电子20 多年引线框架的技术优势，在从业短短4年内一举打入市场，并迅速占领了我国中高档产品近1/3的市场份额并销售海外市场。 引线框架行业主要集中在长三角、珠三角一带，在长三角一带颇具规模的主要是铜陵丰山三佳、上海三井、日本无锡新光，珠三角一带以ASM、广东丰江、中山复胜为代表，与我国封装企业区域分布彼此呼应。 高端产品仍需进口 国内引线框架生产企业起步较早，多年来为国内IC和分立器件生产配套，具有产品研制、开发和大生产能力，一直担当引线框架生产的主力军，但国内的产量仅能满足50%左右的国内需求，大部分高端产品还需要进口，且大多数是引线少，节距大的一般产品，满足不了国内市场的需求。2001年12月，铜陵丰山三佳(集团)有限责任公司和韩国丰山微电子株式会社共同出资2100万美组建铜陵丰山三佳微电子有限公司，生产具有国际竞争力的“半导体集成电路引线框架”及“引线框架模具”，目前可生产208脚以下冲
半导体制程基本简介说明
(基本觀念) IC製程說明介紹 半導體的產品很多，應用的場合非常廣泛，圖一是常見的幾種半導體元件外型。半導體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array (圖一) 不同外形半導體元件(圖二)EPROM內部晶片 (圖三)EPROM晶片接腳放大圖(圖四)LED 燈
(圖五)LED內部晶片放大圖(圖六)LED通電時因晶片發亮而發光 雖然半導體元件的外型種類很多，在電路板上常用的組裝方式有二種: 一種是插入電路板的銲孔或腳座，如PDIP、PGA 一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA 從半導體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導體元件真正的的核心，是包覆在膠體或陶瓷內一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內部的晶片，圖三是以顯微鏡將內部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂，那是使用不當引發過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED，也就是發光二極體，其內部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負極的腳上，經由銲線連接正極的腳。當LED通過正向電流時，晶片會發光而使LED發亮，如圖六所示。 半導體元件的製作分成兩段的製造程序: 前一段是先製造元件的核心─晶片，稱為晶圓製造 後一段是將晶中片加以封裝成最後產品，稱為IC封裝製程，又可細分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節中將簡介這兩段 的製造程序。
《半导体测试制程介绍》
《晶柱成長製程》 矽晶柱的長成，首先需要將純度相當高的矽礦放入熔爐中，並加入預先設定好的金屬物質，使產生出來的矽晶柱擁有要求的電性特質，接著需要將所有物質融化後再長成單晶的矽晶柱，以下將對所有晶柱長成製程做介紹。 長晶主要程序︰ 融化（MeltDown） 此過程是將置放於石英坩鍋內的塊狀複晶矽加 熱製高於攝氏1420度的融化溫度之上，此階段中最 重要的參數為坩鍋的位置與熱量的供應，若使用較 大的功率來融化複晶矽，石英坩鍋的壽命會降低， 反之功率太低則融化的過程費時太久，影響整體的 產能。 頸部成長（Neck Growth） 當矽融漿的溫度穩定之後，將<1.0.0>方向的晶 種漸漸注入液中，接著將晶種往上拉昇，並使直徑 縮小到一定（約6mm），維持此直徑並拉長10-20cm， 以消除晶種內的排差（dislocation），此種零排差 （dislocation-free）的控制主要為將排差侷限在頸部 的成長。 晶冠成長（Crown Growth） 長完頸部後，慢慢地降低拉速與溫度，使頸部 的直徑逐漸增加到所需的大小。 晶體成長（Body Growth） 利用拉速與溫度變化的調整來遲維持固定的晶 棒直徑，所以坩鍋必須不斷的上升來維持固定的液 面高度，於是由坩鍋傳到晶棒及液面的輻射熱會逐 漸增加，此輻射熱源將致使固液界面的溫度梯度逐 漸變小，所以在晶棒成長階段的拉速必須逐漸地降
低，以避免晶棒扭曲的現象產生。 尾部成長（Tail Growth） 當晶體成長到固定（需要）的長度後，晶棒的直徑必須逐漸地縮小，直到與液面分開，此乃避免因熱應力造成排差與滑移面現象。
《晶柱切片後處理》 矽晶柱長成後，整個晶圓的製作才到了一半，接下必須將晶柱做裁切與檢測，裁切掉頭尾的晶棒將會進行外徑研磨、切片等一連串的處理，最後才能成為一片片價值非凡的晶圓，以下將對晶柱的後處理製程做介紹。 切片（Slicing） 長久以來晶圆切片都是採用內徑鋸，其鋸片是一環狀薄葉片，內徑邊緣鑲有鑽石顆粒，晶棒在切片前預先黏貼一石墨板，不僅有利於切片的夾持，更可以避免在最後切斷階段時鋸片離開晶棒所造的破裂。 切片晶圓的厚度、弓形度（bow）及撓屈度（warp）等特性為製程管制要點。 影響晶圓品質的因素除了切割機台本身的穩定度與設計外，鋸片的張力狀況及鑽石銳利度的保持都有很大的影響。 圓邊（Edge Polishing） 剛切好的晶圓，其邊緣垂直於切割平面為銳利的直角，由於矽單晶硬脆的材料特性，此角極易崩裂，不但影響晶圓強度，更為製程中污染微粒的來源，且在後續的半導體製成中，未經處理的晶圓邊緣也為影響光阻與磊晶層之厚度，須以電腦數值化機台自動修整切片晶圓的邊緣形狀與外徑尺寸。 研磨（Lapping） 研磨的目的在於除去切割或輪磨所造成的鋸痕或表面破壞層，同時使晶圓表面達到可進行拋光處理的平坦度。 蝕刻（Etching） 晶圓經前述加工製程後，表面因加工應力而形成一層損傷層（damaged layer），在拋光之前必須以化學蝕刻的方式予以去除，蝕刻液可分為酸性與鹼性兩種。 去疵（Gettering） 利用噴砂法將晶圓上的瑕疵與缺陷趕到下半層，以利往後的IC製程。
半导体制程
半导体制程概要 PIE 03 DIFF 10 IMP 15 VACUUM 17 WET 19 CVD 21 PVD 24 CMP 27 PHOTO 30 ETCH 41 MFG 49 FAC 69 Accounting 73 FA 75
PIE 1, 300mm wafer代表何意义？ 答：12寸芯片直径为300mm即12寸wafer. 2, 为何需要300mm? 答：wafer size变大，单一wafer上的芯片数变多，单位成本降低。200->300面积增加2.25倍，芯片数目约增加2.5倍。 3, 300mm wafer所用的原材料type? 答：P-type。 4, 何谓p-type的wafer? 答：P-type的wafer是指掺杂positive dopant（3价电荷元素）的芯片。 5, 何谓N-type的wafer? 答：N-type的wafer是指掺杂negative dopant（5价电荷元素）的芯片。 6, 目前常用的芯片阻值? 答：P-type的芯片，阻值为8~12Ω。 7, 为何需要长start oxide? 答：不希望有机成分的光阻直接碰触Si表面。 8, 何谓Laser mark? 答：Laser mark是用来刻wafer ID。 9, 何谓wafer ID? 答：wafer ID就如同晶片上的身份证一样，一个ID代表一片晶片的身份。 10, 为何需要zero layer? 答：作为将来曝光机对准的标识，芯片的制程需要许多不同道题，非导体层，层与层相迭对就有了对准的为题，一般来说ASML曝光机需要有zero mark用来对准，而canon曝光机是把对准做在芯片曝光区内的，是不需要另外的zero mark的。 11, 为何需要把元件(device)越做越小呢？ 答：1，增加单位面积组件的密度。2，增加组件的电流速度。 12, 芯片制程里为何需要用SiO2? 答：1，SiO2是一种稳定的非导体，用来当介质(dielectric)。 2，SiO2可用于当绝缘层(isolation)。 3，SiO2可由高温的制程产生。