加法器实验报告标准范本
编号：QC/RE-KA5914
加法器实验报告标准范本
The new situation in operation, especially the emergency, makes the information open and transparent by reporting the details, and then forms a closer cooperative relationship.
（工作汇报示范文本）
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工作单位：________________________
加法器实验报告标准范本
使用指南：本报告文件适合在为规范管理，让所有人员增强自身的执行力，避免自身发展与集体的工
作规划相违背，按固定模式形成日常报告进行上交最终实现及时更新进度，快速掌握所需了解情况的
效果。文件可用word任意修改，可根据自己的情况编辑。
篇一：加法器实验报告
实验__一__
【实验名称】
1位加法器
【目的与要求】
1. 掌握1位全加器的设计
2. 学会1位加法器的扩展
【实验内容】
1. 设计1位全加器
2. 将1位全加器扩展为4位全加器
3. 使4位的全加器能做加减法运算
【操作步骤】
1. 1位全加器的设计
（1）写出1位全加器的真值表
（2）根据真值表写出表达式并化简
（3）画出逻辑电路
（4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此
（5）如果电路设计正确，将该电路进行封装以用于下一个环节2. 将1位全加器扩展为4位全加器
（1）用1位全加器扩展为4位的全加器，画出电路图
（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两
个数之和必须在4位补码的数的范围
内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。
3. 将4位的全加器改进为可进行4位加法和减法的运算器
（1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加法运算而且还能进行减法运算。画出该电路
（2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。
【附录】
篇二：加法器的基本原理实验报告
一、实验目的
1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。
2、学习和掌握半加器、全加器的工作和设计原理
3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。
4、掌握半加器设计方法
5、掌握全加器的工作原理和使用方法
二、实验内容
1、建立一个Project。
2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器
3、进行编译，修改错误。
4、建立一个波形文件。（根据真值表）
5、对该VHDL程序进行功能仿真和时序仿真Simulation
三、实验步骤
1、启动QuartusⅡ
2、建立新工程NEW PROJECT
3、设定项目保存路径＼项目名称＼顶层实体名称
4、建立新文件Blok
Diagram/Schematic File
5、保存文件FILE /SAVE
6、原理图设计输入
元件符号放置通过EDIT_>SYMBOL 插入元件或点击图标
元件复制
元件移动
元件转动
元件删除
管脚命名PIN_NAME
元件之间连线（直接连接，引线连接）
7、保存原理图
8 、编译：顶层文件设置，PROJECT_>Set as Top_Level
开始编译processing_>Start Compilation
编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程（assembler）时序分析（Classical Timing Analysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行
9 、逻辑符号生成
FILECreat/_update_>create Symbol File forCurrent File
10 、仿真
建立仿真wenjian
添加需要的输入输出管脚
设置仿真时间
设置栅格的大小
设置输入信号的波形
保存文件，仿真
功能仿真：主要检查逻辑功能是否正确，功能仿真方法如下：
1TOOL/SIMULATOR TOOL,在SIMULATOR MODE下选择Functional,在SIMULATION INPUT栏中指定波形激励文件，单击Gencrator Functional Simulator Netist,生成功能仿真网表文件。
四、实验现象
任务1 : 逻辑符号生成
任务2：采用基本逻辑门电路设计，异或设计半加器
任务3、全加器设计
逻辑符号：
原理图：
结果：
任务4、用半加器，设计全加器
五、实验体会
通过这次实验，初步熟悉了VHDL语言的原理图设计输入。
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实验一四位串行进位加法器的设计实验报告
实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D 盘，打开File—>New—>VHDL File,从模版中选择库的说明，use 语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File —>close关闭工程。 底层文件： LIBRARY ieee;
USE ieee.std_logic_1164.ALL; ENTITY fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
实验四 四位二进制全加器
实验序号实验题目四位二进制全加器实验时间实验室 1．实验元件（元件型号；引脚结构；逻辑功能；引脚名称） 1.SAC-DS4数字逻辑电路实验箱 1个 2.万用表 1块 3.74LS283 四位二进制全加器1片 74LS283 四位二进制全加器引脚结构及逻辑功能 2．实验目的 1、掌握中规模集成电路四位全加器的工作原理及其逻辑功能。 2、学习全加器的应用。 3．实验电路原理图及接线方法描述： （1）74LS283四位全加器实验电路图
（2）用74LS283四位全加器实现BCD码到余3码的转换实验电路图
4．实验中各种信号的选取及控制（电源为哪些电路供电；输入信号的分布位置；输出信号的指示类型；总结完成实验条件） （1）用开关按表下图设置输入A1-A4、B1-B4、C0的状态，借助指示灯观测输出F1-F4、C4的状态。 （2）将每个BCD码加上0011，即可得到相应的余3码。故应按下图接线。 5．逻辑验证与真值表填写 （1）74LS283四位全加器真值表 输入输出 A4 A3 A2 A1B4 B3 B2 B1C0F4 F3 F2 F1C4 0 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 0 0 1 1 0 0 1 1 1 0 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0 0 1 1 1 0 1 1 0 1 0 1 1 0 0 0 1 1 1 1 0 0 0 1 1 0 0 0 0 1 0 1 1 1 0 1 0 1 0 0 1 0 0 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 0 1 （2）用74LS283四位全加器实现BCD码到余3码的转换真值表 输入BCD码输出余3码 B4 B3 B2 B1 F4 F3 F2 F1 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1
4位全加器实验报告
四位全加器 11微电子黄跃21 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
个工程项目adder_4bit。 建立文本编辑文件： 点击File→New在该项目下新建Verilog源程序文件 并且输入源程序。 (2)编译和仿真工程项目： 在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。 选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。 在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。 四位全加器 1、原理图设计 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【仿真和测试结果】 下图为四位全加器的仿真图：
标准实验报告模板
实验报告 实验名称 课程名称___电子技术基础实验 院系部: 专业班级：学生姓名：学号:同组人:实验台号:指导教师：成绩：实验日期: 华北电力大学
实验报告要求： 一、实验目的及要求 二、仪器用具 三、实验原理 四、实验步骤（包括原理图、实验结果与数据处理） 五、讨论与结论（对实验现象、实验故障及处理方法、实验中存在的问题等进行分析和讨论，对实验的进一步想法或改进意见。） 六、实验原始数据
一、实验目的及要求： 1. 学会放大器静态工作点的调试方法，分析静态工作点对放大器性能的影响。 2. 掌握放大器电压放大倍数和最大不失真输出电压的测试方法。 3. 悉常用电子仪器及模拟电路实验设备的使用。 二、仪器用具：略 三、实验原理 图1.2.1为电阻分压式工作点稳定单管放大器实验电路图。 图1.2.1 共射极单管放大器实验电路 在图1.2.1电路中，当流过偏置电阻1B R 和2B R 的电流远大于晶体管VT 的基极电流B I 时（一般5～10倍），则它的静态工作点可用下式估算： CC B2B1B1B U R R R U +≈ U CE ＝U CC －I C （R C ＋R F1 + R E ） 电压放大倍数： 1)1( // F R β++-=be L C V r R R β A 其中r be ＝200+26 (1+β)/I E 输入电阻：R i ＝R B1 // R B2 // [r be +(1+β)R F1] 输出电阻：R O ≈R C 四、实验方法与步骤: 1. 调试静态工作点 接通＋12V 电源、调节R W ，使U E ＝2.0V ，测量U B 、U E 、U C 、R B2值。记入表1.2.1。 E U BE = U B - U E =0.665V ，U CE = U C - U E =5.8V,I C ≈I E = U E /R E =2/(1.1)=1.82mA 实验数据显示，Q 点的值满足放大电路的静态工作点要求，BJT 处于放大区。 2. 测量不同负载下的电压放大倍数 C E BE B E I R U U I ≈+-≈1 F R
实验一-加法器的设计与实现讲解
实验项目二：简单计算器设计与实现基本要求： 1. 能够实现加减运算 2. 能够实现乘法运算 扩展要求： 1.能够实现除法运算 一、实验目的 利用原件例化语句完成一个8位加法器的设计。 二、实验环境 Quartus II 开发系统 三、实验内容 1、掌握层次化设计的方法； 2、掌握一位全加器工作原理； 3、掌握用VHDL文本输入法设计电子线路的详细流程； 4、掌握元件例化语句用法； 5、熟悉软硬件设计验证方法。 四、实验过程 设计思想： 8位二进制加法器可以由8个全加器通过级联的方式构成。根据全加器级联的原理，用VHDL设计一个8位二进制数的加法器，可以先设计一个一位全加器，然后利用一位全加器采用元件例化的方式实现加法器。 实验步骤： 1、设计一个全加器 新建工程，建立源文件，输入VHDL设计文件，如下图所示：
完成设计文件输入后，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示： 由图可知仿真结果正确。 2、元件例化 把VHDL设计文件转为原理图中使用的元件。在文件菜单File中选择Creat/Update选项，单击Create Symbol File for Current File 选项，系统自动生成相应的元件标号。 重复新建文件的操作，选择Block Diagram/Schmatic File 选项，新建一个原理图文件，在添加元件列表中可以看到自动生成的元件，选择full_adder这个元件添加到原理图中，如下图所示：
3、完成顶层图的设计 用生成的元件标号，完成顶层图的设计。这里有两种方法，一种是直接用原理图设计，根据原理图设计工具的使用方法，完成顶层文件的设计，这个方法比较复杂，所以这里选择另一种方法，通过VHDL设计文件。 继续建立源文件，输入VHDL设计文件，如下图所示： 依照上述步骤，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示：
计组-加法器实验报告
半加器、全加器、串行进位加法器以及超前进位加法器 一、实验原理 1.一位半加器 A和B异或产生和Sum，与产生进位C 2.一位全加器 将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器 3.4位串行进位加法器 将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器
4.超前进位加法器（4位） ⑴AddBlock 产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum ⑵进位链（Cmaker） 四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位
⑶超前进位加法器 将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。
二、实验器材 QuartusII仿真软件，实验箱 三、实验结果 1.串行进位加法器结果 2.超前进位加法器结果
四、实验结果分析 1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化 不到位。另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。当位数增加的时候，超前进位加法器会比串行的更快。 2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径 的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致
4位全加器实验报告.doc
四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
实验报告标准范本
报告编号：LX-FS-A59757 实验报告标准范本 The Stage T asks Completed According T o The Plan Reflect The Basic Situation In The Work And The Lessons Learned In The Work, So As T o Obtain Further Guidance From The Superior. 编写：_________________________ 审批：_________________________ 时间：________年_____月_____日 A4打印/ 新修订/ 完整/ 内容可编辑
实验报告标准范本 使用说明：本报告资料适用于按计划完成的阶段任务而进行的，反映工作中的基本情况、工作中取得的经验教训、存在的问题以及今后工作设想的汇报，以取得上级的进一步指导作用。资料内容可按真实状况进行条款调整，套用时请仔细阅读。 物理探究实验：影响摩擦力大小的因素 探究准备 技能准备： 弹簧测力计，长木板，棉布，毛巾，带钩长方体木块，砝码，刻度尺，秒表。 知识准备： 1. 二力平衡的条件：作用在同一个物体上的两个力，如果大小相等，方向相反，并且在同一直线上，这两个力就平衡。 2. 在平衡力的作用下，静止的物体保持静止状态，运动的物体保持匀速直线运动状态。
3. 两个相互接触的物体，当它们做相对运动时或有相对运动的趋势时，在接触面上会产生一种阻碍相对运动的力，这种力就叫摩擦力。 4. 弹簧测力计拉着木块在水平面上做匀速直线运动时，拉力的大小就等于摩擦力的大小，拉力的数值可从弹簧测力计上读出，这样就测出了木块与水平面之间的摩擦力。 探究导引 探究指导： 关闭发动机的列车会停下来，自由摆动的秋千会停下来，踢出去的足球会停下来，运动的物体之所以会停下来，是因为受到了摩擦力。 运动物体产生摩擦力必须具备以下三个条件：1.物体间要相互接触，且挤压；2.接触面要粗糙；3.两物体间要发生相对运动或有相对运动的趋势。三个条
实验一1位二进制全加器的设计
龙岩学院实验报告 班级学号姓名同组人 实验日期室温大气压成绩 实验题目：基于原理图输入法的1位二进制全加器的设计 一、实验目的 1、学习、掌握QuartusⅡ开发平台的基本使用。 2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法 设计1位二进制半加器、1位二进制全加器。 3、学习EDA-V型实验系统的基本使用方法。 二、实验仪器 装有QuartusⅡ软件的计算机一台、EDA系统实验箱、导线若干 三、实验原理 半加器只考虑两个1位二进制数相加，而不考虑低位进位数相加。半加器的逻辑函数 为 式中A和B是两个相加的二进制数，S是半加和，C是向高位的进位数。表1为半加器真值表。 表1 A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 显然，异或门具有半加器求和的功能，与门具有进位功能。 其逻辑图跟逻辑符号如下图：
全加器除了两个1位二进制数相加以外，还与低位向本位的进位数相加。表2为全加器的真值表。 表2 A i B i C I-1 C i S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 由真值表可得出逻辑函数式 式中，A i 和B i 是两个相加的1为二进制数，C i-1 是由相邻低位送来的进位数， S I 是本位的全加和，C I 是向相邻高位送出的进位数。其逻辑图跟逻辑符号如下图所示： 四、实验内容 1、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。
FPGA一位全加器设计实验报告
题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示
4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示
八位加法器设计实验报告
实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));
or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4
实验报告标准模板
实验报告标准模板 实验报告是在科学研究活动中人们为了检验某一种科学理论或假设，通过实验中的观察、分析、综合、判断，如实地把实验的全过程和实验结果用文字形式记录下来的书面材料。实验报告具有情报交流的作用和保留资料的作用。以下是整理的实验报告标准模板，欢迎阅读！ 书法教育课题开题实验报告 一、开题背景： 1 、《中国教育改革和发展纲要》指出：中小学要由应试教育转向全面提高国民素质的轨道，面向全体学生，全面提高学生思想、文化、科学、劳动技能和身体素质，促进学生生动活泼地发展，办出各自的特色。《纲要》为我们创办书法特色指明了方向，注入了活力。我校决定从学校的写字教学入手，争创特色，全面落实从应试教育向素质教育的转轨。学校在全面完成九年义务教育所规定课程外，开设了写字课，以全面提高学生的书写水平。我们认识到写好汉字不仅是书法家的事，也是每个中国人的事。书写对提高学生文化素质、磨练意志、陶冶情操、培养形成良好习惯、优秀品格都会产生潜移默化的作用。因此，学校运用多种方式，加大宣传力度，从多个层面分析，说明加强写字教学对搞好义务教育阶段的基础教育及发展学生的文化素质和人格素质的重大意义。二、课题理论价值和实践价值本课题研究的理论价值 培养学生良好的写字素质，具有现实的针对性，是学生自身之需，是基础教育之需，是社会发展之需。通过本课题的研究，更新写字教育观念，促进
教师形成“学写字即学做人”的教育意识，让学生成为写字主体，成为学习实践、创造发展的主体；更新写字教育目标，让教学不再只是让学生学会了写字，而是要教会学生学会求知，使之成为发现问题的探索者，知识信息的反馈者，学习目标的实现者和成功者；更新写字教育方法，即根据写字教材特点，寻找有利于发展学生主体性的教学形式、方法和手段；优化写字教育资源，力求着眼于学生的终身发展，实现学生写字的自主化，课堂教学的现代化，教育教学的民主化，达到写字教育个性化、特色化，从而为培养学生写字素质服务，为学校写字特色建设服务。 本课题研究的实践价值 从教育论角度看，教育不单单是传授知识，更重要的是培养学生独立获取知识和运用知识的能力。国内不少专家研究表明，汉字的书写有利于人的左右脑的协调发展。写字教育要努力唤起学生积极的需要，创造各种既能满足学生的心理需要，又能鼓励学生主动参与的机会，获得多种心理上的体验，进而提高其写字素质。写字的学习，是一种创造性的素质教育活动。要找到合理的写字教育途径，运用恰当的写字教育手段，以渐变为指导，从传统中捕捉精神，在创新中融进自我，急躁不得，虚伪不得。它要求学生不仅要练手、练眼，更要练心，需要学生巨量的实践和闪光灵感，以透悟艺术规律，掌握精熟技巧，提高诸多修养，净化心灵品格。进而才能培养学生具有汉字书写所需的多种写字素质（如身体素质、心理素质、审美素质、思想素质等）和一些最基本的理论素质（主要是经过有选择后提取的有关技法论述），达到健身怡情的目的，从而提高学生的综合素质。这样，既为学生在日后的书法学习奠定了良好基础，又使一些将要从事其他研究与工作的学
四位二进制加法器课程设计
课题名称与技术要求 课题名称： 四位二进制加法器设计 技术要求： 1)四位二进制加数与被加数输入 2)二位数码管显示 摘要 本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位 C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。 本设计中译码器Ⅰ由两部分组成，包括五位二进制译码器和八位二进制输出器。信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器，将得到的n（五位二进制数码对应的十进制数）个脉冲信号输入八位二进制输出器，使电路的后续部分得以执行。 总体论证方案与选择 设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和
个位。综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成八位，其中四位表示这个五位二进制数对应十进制数的十位，另四位表示个位。而译码器Ⅱ有现成的芯片可选用，此处可选74LS247，故设计重点就在译码器Ⅰ。 加法器选择 全加器：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。 1)串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 优点：电路比较简单。 最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。 2)超前进位加法器 为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，于是制成了超前进位加法器。 优点：与串行进位加法器相比，（特别是位数比较大的时候）超前进位加法器的延迟时间大大缩短了。 缺点：电路比较复杂。 综上所述，由于此处位数为4（比较小），出于简单起见，这里选择串行进位加法器。 译码器Ⅱ选择 译码是编码的逆过程，将输入的每个二进制代码赋予的含意“翻译”过来，给出相应的输出信号。译码器是使用比较广泛的器材之一，主要分为：变量译码器和码制译码器，其中二进制译码器、二-十进制译码器和显示译码器三种最典型，使用十分广泛。显示译码器又分为七段译码器和八段
加法器实验报告
加法器实验报告 篇一：加法器实验报告 实验 _＿一＿＿ 【实验名称】 1位加法器 【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展 【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算 【操作步骤】 1. 1位全加器的设计 （1）写出1位全加器的真值表 （2）根据真值表写出表达式并化简 （3）画出逻辑电路 （4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 （5）如果电路设计正确，将该电路进行封装以用于下一个环节 2. 将1位全加器扩展为4位全加器 （1）用1位全加器扩展为4位的全加器，画出电路图
（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两 个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。 3. 将4位的全加器改进为可进行4位加法和减法的运算器 （1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路 （2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个 数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。 【附录】 篇二：加法器的基本原理实验报告 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。
CMOS数字集成电路设计_八位加法器实验报告
CMOS数字集成电路设计课程设计报告 学院：****** 专业：****** 班级：****** 姓名：Wang Ke qin 指导老师：****** 学号：****** 日期：2012-5-30
目录 一、设计要求 (1) 二、设计思路 (1) 三、电路设计与验证 (2) (一)1位全加器的电路设计与验证 (2) 1)原理图设计 (2) 2)生成符号图 (2) 3)建立测试激励源 (2) 4)测试电路 (3) 5)波形仿真 (4) (二)4位全加器的电路设计与验证 (4) 1)原理图设计 (4) 2)生成符号图 (5) 3)建立测试激励源 (5) 4)测试电路 (6) 5)波形仿真 (6) (三)8位全加器的电路设计与验证 (7) 1)原理图设计 (7) 2)生成符号图 (7) 3)测试激励源 (8) 4)测试电路 (8) 5)波形仿真 (9) 6)电路参数 (11) 四、版图设计与验证 (13) (一)1位全加器的版图设计与验证 (13) 1)1位全加器的版图设计 (13) 2)1位全加器的DRC规则验证 (14) 3)1位全加器的LVS验证 (14) 4)错误及解决办法 (14) (二)4位全加器的版图设计与验证 (15) 1)4位全加器的版图设计 (15) 2)4位全加器的DRC规则验证 (16) 3)4位全加器的LVS验证 (16) 4)错误及解决办法 (16) (三)8位全加器的版图设计与验证 (17) 1)8位全加器的版图设计 (17) 2)8位全加器的DRC规则验证 (17) 3)8位全加器的LVS验证 (18) 4)错误及解决办法 (18) 五、设计总结 (18)
完整word版标准实验报告模板.docx
实验报告 实验名称 课程名称 ___电子技术基础实验 院系部:专业班级：学生姓名：学号 :同组人:实验台号 :指导教师：成绩：实验日期 : 华北电力大学
实验报告要求： 一、实验目的及要求 二、仪器用具 仪器名称规格/型号数量备注 实验箱1 示波器1 数字万用表1 交流毫伏表1 信号放生器1 三、实验原理 四、实验步骤（包括原理图、实验结果与数据处理） 五、讨论与结论（对实验现象、实验故障及处理方法、实验中 存在的问题等进行分析和讨论，对实验的进一步想法或改进意见。） 六、实验原始数据
一、实验目的及要求： 1.学会放大器静态工作点的调试方法，分析静态工作点对放大器性能的影响。 2.掌握放大器电压放大倍数和最大不失真输出电压的测试方法。 3.悉常用电子仪器及模拟电路实验设备的使用。 二、仪器用具：略 三、实验原理 图 1.2.1为电阻分压式工作点稳定单管放大器实验电路图。 图 1.2.1共射极单管放大器实验电路 在图 1.2.1电路中，当流过偏置电阻R B1和 R B2的电流远大于晶体管VT 的基极电流I B时（一般 5～ 10 倍），则它的静态工作点可用下式估算： R B1U CC I E U U I C CE＝U CC－I C（R C＋R F1+ R E） U B R B2B U BE R B1R E R F1 电压放大倍数： A Vβ R C //R L 其中 r be＝ 200+26 (1+β)/I E r be(1)R F 1 输入电阻： R i＝ R B1 // R B2 // [r be+(1+β)R F1 ] 输出电阻： R O≈ R C 四、实验方法与步骤: 1.调试静态工作点 接通＋ 12V 电源、调节R W，使 U E＝ 2.0V ，测量 U B、 U E、U C、 R B2值。记入表 1.2.1 。 表 1.2.1U＝ 2.0V E 测量值计算值U B（ V）U E（ V）U C（ V）R B2（KΩ） U BE（ V） U CE（ V） I C（ mA） 2.665 2.07.8530.865 5.2 2.0 根据表格测量数据，计算得到： U=U -U E =0.665V，U = U - U E =5.8V,I ≈ I = U /R =2/(1.1)=1.82mA BE B CE C CE EE 实验数据显示，Q点的值满足放大电路的静态工作点要求，BJT 处于放大区。 2.测量不同负载下的电压放大倍数
EDA 四位二进制加法器设计实验步骤
作业2：4位加法器设计 （1）任务设计带进位的4位二进制加法器。 （2）要求要考虑低位的进位。进行仿真。用ispLSI1016E-80LJ44实现。 步骤一：打开ispDesign EXPERT,单击file，选择new project，弹出如下创建新项目对话框，建子目录，在“保存在（I）”栏，用鼠标点击▼，任选可用区（盘），如 D：区（盘），用鼠标点击从右数的第三个小图标（新建文件夹），自动生成新建文件夹子目录，起一个项目文件夹名（应为便于你记住的英文或拼音），如liu2009，并用鼠标双击文件夹名。选择 project type：Verilog HDL 。 步骤二：给项目起名（应为便于你记住的英文或拼音，如liu），用鼠标点击保存（S）。选中器件为ispLSI1016E-80LJ44。并用鼠标双击下图第一行，并给项目源文件加标题名如liu蓝条示（如将有多个项目源文件，加标题名时要加以区分，这里只针对一题，为了简单，标题名用 liu）。
图1. 步骤三：点击Source下拉选New,弹出窗口，选择上面左下角的Verilog Module ，设置名称如图所示： 步骤四：在TextEditer中编辑输入Verilog 语言源程序： module liu1(a,b,c1,cout,sum); output cout; output[3:0] sum; input[3:0] a,b; input c1; assign {cout,sum}=a+b+c1; endmodule
步骤五：在Text Editor中点File下拉Save As,将源文件Liu1.v存D盘Liu2009,退出。 选择tools ，synplicity synplify synthesis，点击菜单栏上的“P”，ADD ： 步骤六：在如下界面下部点击Chang，确认选器件ispLSI1016E-80LJ44,并运行。通过Done!在该界面点File下拉Save As,以Liu1保存，退出。
加法器的基本原理实验报告
一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进 行工程开发、调试和仿真。 4、掌握半加器设计方法 5、掌握全加器的工作原理和使用方法 二、实验内容 1、建立一个Project。 2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器 3、进行编译，修改错误。 4、建立一个波形文件。（根据真值表） 5、对该VHDL程序进行功能仿真和时序仿真Simulation 三、实验步骤 1、启动QuartusⅡ 2、建立新工程NEW PROJECT 3、设定项目保存路径＼项目名称＼顶层实体名称 4、建立新文件Blok Diagram/Schematic File 5、保存文件FILE /SA VE 6、原理图设计输入 元件符号放置通过EDIT_>SYMBOL 插入元件或点击图标 元件复制 元件移动 元件转动 元件删除 管脚命名PIN_NAME 元件之间连线（直接连接，引线连接） 7、保存原理图 8 、编译：顶层文件设置，PROJECT_>Set as Top_Level 开始编译processing_>Start Compilation 编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程（assembler）时序分析（Classical Timing Analysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行
精选单片机上机实验电子商务实验报告标准模板
( 实验报告) 姓名：____________________ 单位：____________________ 日期：____________________ 编号：YB-BH-053804 精选单片机上机实验电子商务Select the standard template of e-commerce experiment report
精选单片机上机实验电子商务实验 报告标准模板 【精选单片机综合实验报告】 综合实验报告标题（可与实验名称不同） 一、实验目的和要求。 二、实验仪器设备。 三、实验设计及调试： （一）实验内容。 （二）实验电路：画出与实验内容有关的简单实验电路。 （三）实验设计及调试步骤： （1）对实验内容和实验电路进行分析，理出完成实验的设计思路。（2）列出程序设计所需的特殊标志位、堆栈sp、内部ram、工作寄存器等资源的分配列表，分配列表时注意考虑资源在程序执行过程可能会出现冲突的问题。 （3）画出程序设计流程图，包括主程序和各子程序流程图。 （4）根据（2）、（3）的内容写出实验程序。 （5）调试程序（可以使用模拟仿真器）。 a、根据程序确定调试目的，即调试时所需观察的内容结果。
b、根据各调试目的分别选择调试所需的方法，如单步、断点等命令，分别列出各调试方法中所需要关注记录的内容。 c、调试程序，按各种调试方法记录相应的内容。 d、分析调试记录的内容和结果，找出程序中可能出错的地方，然后修改程序，继续调试、记录、分析，直到调试成功。 （四）实验调试过程中所遇到的问题、解决问题的思路和解决的方法。 四、实验后的经验教训总结。 【上机实验内容报告格式】 一、《软件技术基础》上机实验内容 1．顺序表的建立、插入、删除。 2．带头结点的单链表的建立（用尾插法）、插入、删除。 二、提交到个人10m硬盘空间的内容及截止时间 1．分别建立二个文件夹，取名为顺序表和单链表。 2．在这二个文件夹中，分别存放上述二个实验的相关文件。每个文件夹中应有三个文件(.c文件、.obj文件和.exe文件)。三、实验报告要求及上交时间（用a4纸打印） 1．格式： 《计算机软件技术基础》上机实验报告 用户名se××××学号姓名学院 ①实验名称： ②实验目的： ③算法描述（可用文字描述，也可用流程图）：
四位二进制加法器 课程设计报告
《电工与电子技术基础》课程设计报告 题目 4位二进制加法器 学院（部） 专业 班级 学生姓名 学号 5月日至 6月日共周
目录 技术要求·2 摘要·2 第一章系统概述 1、总体设计思想·2 2、系统框图·3 3、工作原理·3 第二章单元电路设计及分析 1、加法器的选择·4 2、译码器Ⅰ的选择·8 3、译码器Ⅱ的选择·11 4、数码管的选择·13 第三章系统综述及总体电路图 1、系统综述·14 2、总体电路图·15 3、仿真结果·15 第四章结束语 收获与体会·16 鸣谢·17 附录 1、元件材料清单·17 2、部分元器件引脚图·17 参考文献··17
4位二进制加法器 课题名称与技术要求 课题名称： 四位二进制加法器设计 技术要求： 1)四位二进制加数与被加数输入 2)二位数码管显示 摘要 本设计通过八个数据开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入四位二进制并行进位加法器相加，将输出信号S4,S3,S2,S1和向高位的进位C4通过译码器Ⅰ译码，再将输出的X4,X3,X2,X1和Y4,Y3,Y2,Y1各自分别通过一个 74248J译码器，最后分别通过数码管HVH实现二位显示。 本设计中译码器Ⅰ由三部分组成，包括一个2输入四与非门(74LS08D)、一个4位二进制全加器(74LS283N)和一个3输入或门(4075BD_5V)。信号S4,S3,S2,S1和向高位的进位C4输入译码器Ⅰ，将得到的两组4位BCD码输出，将这两组4位BCD码分别输入BCD－7段译码／升压输出驱动器(74248J),使电路的后续部分得以执行。 第一章系统概述 1、总体设计思想 设计思路：两个4位二进制数的输入可用八个数据开关实现，这两个二进制数经全加器求和后最多可以是5位二进制数。而本题要求用两位数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成8位BCD码，其中4位表示这个5位二进制数对应十进制数的十位，另4位表示个位。而译码器Ⅱ有现成的芯片可选用，此处可选74LS248，故本课题设计重点就在译码器Ⅰ。
加法器及差分放大器项目实验报告
加法器及差分放大器项目实验报告 一、项目内容和要求 （一）、加法器 1、任务目的： （1）掌握运算放大器线性电路的设计方法； （2）理解运算放大器的工作原理； （3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容： 2.1 设计一个反相加法器电路，技术指标如下： （1）电路指标 运算关系:)25(21i i O U U U +-=。 输入阻抗Ω≥Ω≥K R K R i i 5,521。 （2）设计条件 电源电压Ec=±5V ； 负载阻抗Ω=K R L 1.5 （3）测试项目 A ：输入信号V U V U i i 5.0,5.021±=±=，测试4种组合下的输出电压； B ：输入信号V KHz U V U i i 1.0,1,5.021为正弦波±=信号，测试两种输入组合情况下的输出电 压波形。 C ：输入信号V U i 01=，改变2i U 的幅度，测量该加法器的动态范围。 D ：输入信号V U i 01=，V U i 1,2为正弦波，改变正弦波的频率，从1kHz 逐渐增加，步长为 2kHz ，测量该加法器的幅频特性。 2.2 设计一个同相加法器电路，技术指标如下： （1）电路指标 运算关系：21i i O U U U +=。 （2）设计条件 电源电压Ec=±5V ； 负载阻抗Ω=K R L 1.5 （3）测试项目 A ：输入信号V U V U i i 1,121±=±=，测试4种组合下的输出电压； B ：输入信号V KHz U V U i i 1,1,121为正弦波±=信号，测试两种输入组合情况下的输出电压 波形。 （二）、差分放大器 1、任务目的： （1）掌握运算放大器线性电路的设计方法； （2）理解运算放大器的工作原理； （3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容 2.1 设计一个基本运放差分放大器电路，技术指标如下： （1）电路指标 运算关系:)(521i i O U U U --=。 输入阻抗Ω≥Ω≥K R K R i i 5,521。 （2）设计条件