基本RS触发器实验

第5章基本RS触发器

5.同步触发器（同步RS触发器）

目的与要求：

1 掌握时序电路的定义、分类、触发器的特点。

2 掌握基本RS触发器的电路结构、工作原理、逻辑功能。

3 掌握同步RS触发器的工作原理、逻辑功能。

4 掌握触发器逻辑功能的表示方法。

5 掌握时序电路的一些基本概念。

重点与难点：1 基本概念要正确建立。难点：现态、次态、不定状态的正确理解。

2 基本RS触发器的逻辑功能、触发方式。

5.1概述

一、触发器的概念

复习：组合电路的定义？构成其电路的门电路有何特点？组合电路与时序电路的区别？

门电路：在某一时刻的输出信号完全取决于该时刻的输入信号，没有记忆作用。

触发器：具有记忆功能的基本逻辑电路，能存储二进制信息（数字信息）。

触发器有三个基本特性：

（1）有两个稳态，可分别表示二进制数码0和1，无外触发时可维持稳态；

（2）外触发下，两个稳态可相互转换（称翻转），已转换的稳定状态可长期保持下来，这就使得触发器能够记忆二进制信息，常用作二进制存储单元。

（3）有两个互补输出端，分别用Q和Q

二、触发器的逻辑功能描述：

特性表、激励表（又称驱动表）、特性方程、状态转换图和波形图（又称时序图）

三、触发器的分类：根据

逻辑功能不同：RS触发器、D触发器、JK触发器、T触发器和触发器等。

触发方式不同：电平触发器、边沿触发器和主从触发器等。

电路结构不同：基本RS触发器，同步触发器、维持阻塞触发器、主从触发器和边沿触发器等。

5.2 触发器的基本形式

5.2.1 基本RS触发器

一、由与非门组成的基本RS触发器

1．电路结构

电路组成：两个与非门输入和输出交叉耦合（反馈延时）。逻辑图如图（a）所示。

逻辑符号如图（b）所示。

与非门组成的基本RS触发器的特性表

二、由或非门组成的基本RS触发器

电路构成：两个或非门的输入和输出交叉耦合而成，如下图所示。逻辑符号：图（b）所示。

工作原理

在与非门实现的基本RS触发器的基础上稍作变化。

或非门组成的基本RS触发器的特性表

5.2.2 同步触发器

基本RS触发器的触发方式：端的输入信号直接控制。（电平直接触发）

在实际工作中，要求触发器按一定的节拍翻转。

措施：加入时钟控制端CP，触发器的状态翻转按CP节拍。

同步触发器（时钟触发器或钟控触发器）：具有时钟脉冲CP控制的触发器。

CP：控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。

同步：因为触发器状态的改变与时钟脉冲同步。

同步触发器的翻转时刻：受CP控制

触发器翻转到何种状态：由输入信号决定

一、同步RS触发器

1．电路结构

基本RS触发器 + 两个钟控门G3、G4，如图（a）所示。

逻辑符号：图（b）所示。

钟控端（CP端）：时钟脉冲输入端。

2．逻辑功能

工作原理。

当CP＝0时，G3、G4被封锁，都输出1，触发器的状态保持不变，同步RS触发器的特性表

3．特性方程

4．状态转换图

触发器从一个状态变化到另一个状态或保持原状不变时，对输入信号（R、S）提出的要求。根据驱动表可画出状态转换图。

圆圈：触发器的稳定状态

箭头：在CP作用下状态转换的情况

标注的R、S值：触发器状态转换的条件。

二、同步D触发器

1．电路结构

为了避免同步RS触发器出现R=S=1的情况，可在R和S之间接入非门G5 ，如下图（a）所示。

逻辑符号：图（b）所示。

2．逻辑功能同步RS触发器的特性表

根据特性表可得到在CP＝1时的同步D触发器的驱动表。表同步D触发器的驱动表

三、同步JK触发器

1．电路结构

克服同步RS触发器在R＝S＝1时出现不定状态的另一种方法：将触发器输出端Q和状态反馈到输入端，这样，G3和G4的输出不会同时出现0，从而避免了不定状态的出现。

J、K端相当于同步RS触发器的S、R端。

电路如图所示。

逻辑符号：图（b）所示。

2．逻辑功能

可将同步JK触发器看成同步RS触发器来分析。有

工作原理。（边分析边列特性表。以下文字不写板书。）

当CP＝0时，G3和G4被封锁，保持。

当CP＝1时，G3、G4解除封锁，输入J、K端的信号可控制触发器的状态。

同步JK触发器的特性表（CP=1时）

根据特性表可得到在CP＝1时的同步JK触发器的驱动表。

同步JK触发器的驱动表

四、同步触发器的空翻

触发器的空翻：在CP为高电平1期间，如同步触发器的输入信号发生多次变化时，其输出状态也会相应发生多次变化的现象。

产生空翻的原因：电平触发方式，在CP高电平期间有效触发

同步触发器由于存在空翻，不能保证触发器状态的改变与时钟脉冲同步，它只能用于数据锁存，而不能用于计数器、移位寄存器和存储器等。

后面将介绍几种没有空翻现象的触发器。

5.3 边沿触发器

为何要用边沿触发器？

同步触发方式存在空翻，为了克服空翻。

边沿触发器只在时钟脉冲CP上升沿或下降沿时刻接收输入信号，电路状态才发生翻转，从而提高了触发器工作的可靠性和抗干扰能力，它没有空翻现象。

边沿触发器主要有维持阻塞D触发器、边沿JK触发器、CMOS边沿触发器等。

以下各边沿触发器的具体电路不详细分析其工作原理，只简单了解即可。因为集成触发器的学习以应用时够用为度，不强调内部电路。

5.3.1 TTL边沿JK触发器

一、电路结构

逻辑符号中“ ”表示边沿触发输入。

加小圆圈：表示下降沿有效触发

不加小圆圈：表示上升沿有效触发

二、逻辑功能

四、JK触发器构成的T触发器和T′触发器

T触发器：具有保持和翻转功能的触发器。

T′触发器：只具有翻转功能的触发器。

1．JK触发器→T触发器

令JK触发器的J=K=T

T触发器特性方程

5.3.2 维持阻塞D触发器

一、电路结构

二、逻辑功能与触发方式

㈠逻辑功能

1．设输入D＝1

⑴ 在CP＝0时，保持。

因D＝1，G6输入全1，输出Q6＝0，它使Q4＝1、Q5＝1。

⑵ 当CP由0跃变到1时，触发器置1。

在CP＝1期间，②线阻塞了置0通路，故称②线为置0阻塞线。

③线维持了触发器的1状态，故称③线为置1维持线。

2．设输入D＝0

⑴ 在CP＝0时，保持。

因D＝0，G6输出Q6＝1，这时，G5输入全1，输出Q5＝0。

⑵ 当CP由0正跃到1时，触发器置0。

在CP＝1期间，①线维持了触发器的0状态，故称①线为置0维持线。

④线阻塞了置1通路，故称④线为置1阻塞线。

可见，它的逻辑功能和前面讨论的同步D触发器的相同。因此，它们的特性表、驱动表和特性方程也相同。

㈡触发方式——边沿式

维持阻塞D触发器是用时钟脉冲上升沿触发的。因此，又称它为边沿D触发器。

三、具有直接置0和置1端的维持阻塞D触发器

图（a）所示为上升沿触发的维持阻塞D触发器CT7474的逻辑图。

5.4 主从触发器

1．主从触发器与边沿触发器同样可以克服空翻。

2．结构：主从结构。内部有相对称的主触发器和从触发器。

3．触发方式：主从式。主、从两个触发器分别工作在CP两个不同的时区内。

总体效果上与边沿触发方式相同。

状态更新的时刻只发生在CP信号的上升沿或下降沿。

4．优点：在CP的每个周期内触发器的状态只可能变化一次，能提高触发器的工作可靠性。主从触发器是在同步RS触发器的基础上发展出来的。

各种逻辑功能的触发器都有主从触发方式的，即：

主从RS触发器、主从JK触发器、主从D触发器、

主从T触发器、主从T′触发器。

触发器功能的模拟实现实验报告-

武汉轻工大学数学与计算机学院 数字逻辑实验报告 学校：武汉轻工大学 院系：数学与计算机学院 班级：计算机类1304班 姓名：田恒 学号： 1305110089 指导老师：刘昌华 2014年12月10日

目录 1、实验名称 2、实验目的 3、实验原理 4、实验环境 5、实验内容 一、DFF仿真分析 二、“维持阻塞”型DFF仿真分析 三、思考练习 四、故障排除 五、实验总结

【实验名称】触发器功能的模拟实现 【实验目的】学习时序电路的设计，了解基本触发器的功能，利用QuartusII软件的原理图输入，设计一个钟控R-S触发器形成的D触发器和边沿触发型D触发器，并验证其功能。 【实验原理】（1）钟控R-S触发器，在时钟信号作用期间，当输入R、S同时为1时，触发器会出现状态不稳定现象。为了解决这个问题，对钟控R-S触发器的控制电路进行修改，用G4门的输出信号替换G3门的S输入信号，将剩下的输入R记作D，就形成只有一个输入端的D触发器。 （2）在上述D触发器的基础上增加“维持”、“阻塞”结构，从而形成“维持阻塞”型D触发器。

【实验环境】PC机（Windows xp,QuartusII） 【实验内容】QuartusII开发数字电路的设计流程完成DFF和“维持阻塞”型D触发器的原理设计输入，编译仿真和波形仿真。 一、DFF仿真分析： step1、启动QuartusII Step2、建立工作库目录文件夹以便设计工程项目的存储 Step3、输入设计：根据上部原理图完成原理图文件，截图如下： Step4、单击存盘命令新建工程 Step5、编译综合 Step6、仿真测试 Step7、仿真结果

基本RS触发器教案

题目：基本RS触发器教案学科：电子技术姓名：封士江 第一节基本RS触发器 [教学内容]：基本RS触发器。 [教学目标]：（1）了解基本RS触发器的电路组成。 （2）掌握基本RS触发器符号、含义及真值表。 （3）理解基本RS触发器的逻辑功能。 [教学重点]：（1）基本RS触发器符号、含义。 （2）基本RS触发器的真值表。 （3）基本RS触发器的逻辑功能。 [教学难点]：基本RS触发器的逻辑功能。 [课型]：新授课。 [教法]：讲述法。 [课时]：二课时。 教学过程 [组织教学]：精神饱满，维持纪律，开始上课。 [回顾总结]：上节课的最后我们对集成触发器做了简单的介绍，我们已经知道触发器是数字逻辑电路中的另一类基本单元电路。触发具备两种稳定 状态，这两种稳定状态可以分别代表二进制数码0和1。如果外加合 适的触发信号，触发器的状态可以相互转化。这种电路的特点是具 有记忆功能。 [引入课题]：利用集成门电路，可以组成各种触发器。今天我们就从基本RS触发器着手，着重学习触发器的组成和逻辑功能。 [板书]：基本RS 触发器 一．电路组成 将两个与非门的输入、输出交叉相连，组成一个基本RS触发器。 [口述]：如下图中（a）所示，图中G1的输出连到G2的输入端，门G2的输出又反过来送到门G1的输入端。其中/R、/S是两个输入端，Q、 /Q是两个输出端。 [板书]： （a）（b） 通常规定Q端的状态为触发器状态。

Q=0 /Q=1时，称触发器处于“0”态： Q=1 /Q=0时，称触发器处于“1”态。 逻辑功能（工作原理） /R=1，/S=1，触发器保持原来状态不变 [口述]：设电路原来状态为Q=0，/Q=1，既触发器为0态。因为G1的一个输入端Q=0，根据与非门“有0出1”的功能，它的输出/Q=1。而门G2 的二个输入端/S、/Q均为1，由与非门“全1出0”的功能，其输出 Q=0。触发器保持原来状态不变。 [互动]：下面我请一位同学来分析一下若原来状态是Q=1，/Q=0，触发器会出现什么样的状态？（学生互动环节过程省略） 结论：不论触发器原来是什么状态，基本RS触发器在/R=1 /S=1时总 保持原来的状态不变。这就是触发器的记忆功能。 [板书]：2．/R =0，/S=1，触发器为0态 [口述]：此时，因/R=0，G1的输出/Q=1，而G2的两个输入端/S、/Q全为1，则输出Q=0。触发器为0态，并且与原来状态无关。（从电路组成图 上分析过程省略） [板书]：3．/R=1，/S=0，触发器为1态 [口述]：由于/S=0，G2的输出Q=1。这时G1的两个输入端均为1，所以/Q=0。 触发器为1态，同样与原来的状态无关。（从电路组成图上分析过程 省略） [板书]：4．/R=0，/S=0，触发器状态不定 [口述]: 这时，Q=1，/Q=1。破坏了前述有关Q与/Q互补的约定，是不允许的。 而且，当/R、/S的低电平触发信号消失后，Q与/Q的状态将是不确 定的。这种情况应当避免。 三．真值表 1．基本RS触发器的电路组成。 2．基本RS触发器的工作原理。 ○1/R=1，/S=1，触发器保持原来状态不变 ○2/R =0，/S=1，触发器为0态 ○3/R=1，/S=0，触发器为1态 ○4/R=0，/S=0，触发器状态不定 3．基本RS触发器的真值表。 五．作业 1．简述RS触发器的逻辑功能。（写到作业本上） 2．预习同步RS触发器的有关知识。

实验五触发器及其应用(仿真)一、实验目的

实验五 触发器及其应用（仿真） 一、实验目的 1．掌握JK 触发器和D 触发器的逻辑功能。 2．掌握触发器相互转换的方法。 3．掌握集成JK 触发器和集成D 触发器的使用方法。 二、实验相关知识 1．JK 触发器 数字集成触发器74112内部有两个独立的下降沿触发的JK 触发器，其逻辑符号和仿真元件引线排列 如图5-1所示。 CLR 是异步置0端D R ， PRE 是异步置1端D S 。特性方程是： 2．D 触发器 数字集成触发器7474内部有两个独立的上升沿触发的D 触发器，其逻辑符号和仿真元件引线排列如图5-2所示。其特点是次态（Q n+1）输出仅取决于CP 上升沿到达时D 端输入信号的状态，而与在此以前或以后D 的状态无关。其特性方程是： Q n+1 = D 三、实验预习要求与思考 1．阅读实验相关知识。 2．按要求设计“实验内容”中的电路，画出逻辑图。 n n n Q K Q J Q 1 （b ） 仿真元件引线排列 （a ） 逻辑符号 图5-1 74112的逻辑符号和仿真元件引线排列 1J C1 1K Q ＞ J CP K R D S D R S Q （a ） 逻辑符号 （b ） 仿真元件引线排列 图5-2 7474的逻辑符号和仿真元件引线排列

四、实验内容 1．设计电路验证JK触发器74112的逻辑功能。建议示波器A通道接时钟脉冲、B通道接输出端Q，Q 和Q端接指示灯。 表5-1 JK触发器逻辑功能验证表 （1）由表5-1可以得出PRE’和CLR’的优先级哪个高？ （2）由表5-1可以得出JK触发器的特性方程：。 2．设计电路验证D触发器7474的逻辑功能。建议示波器A通道接时钟脉冲、B通道接输出端Q，Q 和Q端接指示灯。 表5-2 D触发器逻辑功能验证表 （1）比较7474和74112的复位、置位端的异同。 （2）由表5-2可以得出D触发器的特性方程： 。 3．比较D触发器、JK触发器逻辑表达式，用适当的逻辑门实现D触发器与JK触发器的逻辑功能互相转换，并验证之。 4．任选一种触发器设计一个四人抢答器。要求当四人中任一人先按下开关后，有LED指示，其他人再按开关无效；复位后又可正常工作。画出原理图，仿真验证。 提示：利用复位端清零，抢答者的起始端接地，抢答成功者先按下开关时，D由0变1，Q变为高电平，同时用Q的反，通过与非门封锁其他人的抢答开关。

基本RS触发器原理

基本RS 触发器原理 图4-1(a)是由两个“与非”门构成的基本R-S 触发器,(b)是其逻辑符号。RD 、SD 是两个输入端，Q 及y 是两个输出端。 正常工作时，触发器的Q 和y 应保持相反，因而触发器具有两个稳定状态： 1）Q=1，y=0。通常将Q 端作为触发器的状态。若Q 端处于高电平，就说触发器是1状态； 2）Q=0，y=1。Q 端处于低电平，就说触发器是0状态；Q 端称为触发器的原端或1端，y 端称为触发器的非端或0端。 由图4-1可看出，如果Q 端的初始状态设为1，RD 、SD 端都作用于高电平（逻辑 1），则y 一定为0。如果RD 、SD 状态不变，则Q 及y 的状态也不会改变。这是一个稳定状态；同理，若触发器的初始状态Q 为0而y 为1，在RD 、SD 为1的情况下这种状态也不会改变。这又是一个稳定状态。可见，它具有两个稳定状态。 输入与输出之间的逻辑关系可以用真值表、状态转换真值表及特征方程来描述。 图4 （一）真值表 R-S 触发器的逻辑功能，可以用输入、输出之间的逻辑关系构成一个真值表(或叫功能表)来描述。 1、当RD =0，SD=1时，不论触发器的初始状态如何，y 一定为1,由于“与非”门2的输入全是1，Q 端应为0。称触发器为0状态，RD 为置0端。 2、当RD =1，SD=0时，不论触发器的初始状态如何，Q 一定为1,从而使y 为0。称触发器为1状态，SD 置1端。 3、当RD =1，SD =1时，如前所述，Q 及y 状态保持原状态不变。 4、当RD =0，SD =0时，不论触发器的初始状态如何，Q=y=1，若RD 、SD 同时由0变成1，在两个门的性能完全一致的情况下, Q 及y 哪一个为1，哪一个为0是不定的，在应用时不允许RD 和SD 同时为0。 综合以上四种情况，可建立R-S 触发器的真值表于表1。应注意的是表中RD = SD =0的一行中Q 及y 状态是指RD 、SD 同时变为1后所处的状态是不定的，用Ф表示。 由于RD =0，SD =1时Q 为0，RD 端称为置0端或复位端。相仿的原因，SD 称置

基本RS触发器实验

第5章基本RS触发器 5.同步触发器（同步RS触发器） 目的与要求： 1 掌握时序电路的定义、分类、触发器的特点。 2 掌握基本RS触发器的电路结构、工作原理、逻辑功能。 3 掌握同步RS触发器的工作原理、逻辑功能。 4 掌握触发器逻辑功能的表示方法。 5 掌握时序电路的一些基本概念。 重点与难点：1 基本概念要正确建立。难点：现态、次态、不定状态的正确理解。 2 基本RS触发器的逻辑功能、触发方式。 5.1概述 一、触发器的概念 复习：组合电路的定义？构成其电路的门电路有何特点？组合电路与时序电路的区别？ 门电路：在某一时刻的输出信号完全取决于该时刻的输入信号，没有记忆作用。 触发器：具有记忆功能的基本逻辑电路，能存储二进制信息（数字信息）。 触发器有三个基本特性： （1）有两个稳态，可分别表示二进制数码0和1，无外触发时可维持稳态； （2）外触发下，两个稳态可相互转换（称翻转），已转换的稳定状态可长期保持下来，这就使得触发器能够记忆二进制信息，常用作二进制存储单元。 （3）有两个互补输出端，分别用Q和Q 二、触发器的逻辑功能描述： 特性表、激励表（又称驱动表）、特性方程、状态转换图和波形图（又称时序图） 三、触发器的分类：根据 逻辑功能不同：RS触发器、D触发器、JK触发器、T触发器和触发器等。 触发方式不同：电平触发器、边沿触发器和主从触发器等。 电路结构不同：基本RS触发器，同步触发器、维持阻塞触发器、主从触发器和边沿触发器等。 5.2 触发器的基本形式 5.2.1 基本RS触发器 一、由与非门组成的基本RS触发器 1．电路结构 电路组成：两个与非门输入和输出交叉耦合（反馈延时）。逻辑图如图（a）所示。 逻辑符号如图（b）所示。

实验二D触发器的设计和仿真

实验报告 哈尔滨工程大学教务处制 实验二 D触发器的设计和仿真 一、实验目的 1、学习模拟数字电路单元的基本设计方法。 2、学习Cadence工具下电路设计的基本操作和方法。 3、学习Sprectre工具的仿真操作方法。 二、实验内容

本实验通过设计一个异步清零的D触发器电路学习Cadence工具下电路的设计和仿真方法。实验内容包括：完成反相器、与非门、传输门电路的设计和仿真验证；完成各个单元电路symbol的建立；利用建立的单元电路symbol完成D触发器电路的设计和仿真；分析仿真结果。该电路设计采用上华CSMC0.5umCMOS工艺设计，工作电压5V。 三、实验步骤 1、登陆到UNIX系统。 在登陆界面，输入用户名和密码，用户名和密码都为学生学号。 2、Cadence的启动。 启动Cadence软件的命令有很多，不同的启动命令可以启动不同的工具集，常用的启动命令有icfb,icca等，也可以单独启动单个工具。 3、原理图的输入。 （1）Composer的启动。在CIW窗口新建一个单元的Schematic 视图。 （2）添加器件。在comparator schematic窗口点击Add-Instance 或者直接点i,就可以选择所需的器件。 （3）添加连线。执行Add-Wire，将需要连接的部分用线连接起来。 （4）添加管脚。执行Add-Pin和直接点p，弹出添加管脚界面。 （5）添加线名。为设计中某些连线添加有意义的名称有助于在

波形显示窗口中显出该条线的信号名称，也可以帮助检查电路错误。点击Add-Wire Name，弹出新窗口，为输入输出线添加名称。为四端的MOS器件的衬底添加名称vdd！或gnd！，其中！表示全局变量。 （6）添加电源信号。选择Vdd和Gnd的symbol各一个，在两个symbol之间连接一个vdc，设置直流电压5V。 （6）保存并检查。点击schematic窗口上的Check and Save按钮，察看是否有警告或者错误。如果有，察看CIW窗口的提示。 4、电路仿真。 （1）启动模拟仿真环境。在comparator schematic窗口，选择Tools-Analog Environment，弹出模拟仿真环境界面。 （2）选择仿真器。在仿真窗口，选择Setup-Simulator/Directory/Host，设置仿真器为spectre，然后点击OK。 （3）设置模型库。 （4）设置分析类型。在仿真窗口，点击Choose Analyses按钮，弹出Choose Analyses窗口，该窗口中列出了各种仿真类型，在本实验中只需进行瞬态仿真，所以选择tran，时间设为3um。 （5）设置设计变量，在仿真窗口中，点击Edit Variables 按钮，弹出变量设置窗口，点击Copy From按钮，整个设计本扫描一遍，设计中的各个变量被列出来。 （6）创建网表。选择Simulation-Netlist-Create，产生了该设计的网表。 （7）设置波形显示工具。Cadence中有两种波形显示工具：AWD

实验七 触发器的仿真

实验七触发器的仿真 实验目的 1．用逻辑图和VHDL语言设计D锁存器，并进行仿真与分析； 2．参看Maxplus中器件7474（边沿D触发器）的逻辑功能，用VHDL语言设计边沿触发式D触发器，并进行仿真与分析。 3．参看Maxplus中器件7476（边沿JK触发器）的逻辑功能，用VHDL语言设计边沿触发式JK触发器，并进行仿真与分析。 1．D锁存器（D Latch） 实验设计思想 使能端EN输入为1时，输出Q与输入D值相同；使能端EN输入为0时，输出Q保持不变。 实验原理图 实验VHDL源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ex71 IS PORT( C,D:IN STD_LOGIC; Q,QN:BUFFER STD_LOGIC); END ex71; architecture bhv OF ex71 IS BEGIN PROCESS(C,D,Q) BEGIN IF (C='1') THEN Q<=D;ELSE Q<=Q;END IF; QN<=NOT Q; END PROCESS; END bhv; 实验波形仿真

Preset , Clear and Complementary Outputs） 实验原理图

实验VHDL源程序 library ieee; use ieee.std_logic_1164.all; entity ex72 is port( D,CLK,PR_L,CLR_L:IN std_logic; Q,QN:out std_logic); end ex72; architecture vhb of ex72 is signal PR,CLR:STD_LOGIC; BEGIN process(CLR_L,CLR,PR_L,PR,CLK) begin PR<=not PR_L;CLR<=not CLR_L; if(CLR AND PR)='1'then Q<='1';QN<='1'; elsif CLR='1' then Q<='0';QN<='1'; elsif PR='1'then Q<='1';QN<='0'; elsif (CLK'event and CLK='1')then Q<=D;QN<=not D; end if; end process; end vhb; 实验波形仿真

施密特、单稳态触发器仿真实验

上海大学 本科生课程作业 题目：数字电子技术课程实践项目二 课程名称：数字电子技术 学院：机电工程与自动化学院 姓名：张炜 学号：12122030

题目要求：用555定时器构成的单稳态触发器、多谐振荡器、施密特触发器进行设计和仿真 1.单稳态触发器： 1.1 工作原理： 单稳态电路的组成和波形下图所示。当电源接通后，Vcc 通过电阻R 向电容C 充电，待电容上电压Vc 上升到2/3Vcc 时，RS 触发器置0，即输出Vo 为低电平，同时电容C 通过三极管T 放电。当触发端2的外接输入信号电压Vi ＜1/3Vcc 时，RS 触发器置1,即输出Vo 为高电平，同时，三极管T 截止。电源Vcc 再次通过R 向C 充电。输出电压维持高电平的时间取决于RC 的充电时间，当t=t W 时，电容上 的充电电压为；CC RC t CC C V e V v w 321=??? ? ??-=-，所以输出电压的脉宽 t W =RCln3≈1.1RC 。一般R 取1k Ω～10M Ω，C ＞1000pF 。 值得注意的是：t 的重复周期必须大于t W ，才能保证放一个正倒置脉冲起作用。由上式可知，单稳态电路的暂态时间与VCC 无关。因此用555定时器组成的单稳电路可以作为精密定时器。 单稳态电路的电路图和波形图

1.2 555单稳态触发器的设计： 1.2.1 电路设计基本原理： 单稳态触发器具有稳态和暂稳态两个不同的工作状态。在外界触发脉冲作用下，它能从稳态翻转到暂稳态，在暂稳态维持一段时间以后，在自动返回稳态；暂稳态维持时间的长短取决于电路本身的参数，与触发脉冲的宽度和幅度无关。由于单稳态触发器具有这些特点，常用来产生具有固定宽度的脉冲信号。 按电路结构的不同，单稳态触发器可分为微分型和积分型两种，微分型单稳态触发器适用于窄脉冲触发，积分型适用于宽脉冲触发。无论是哪种电路结构，其单稳态的产生都源于电容的充放电原理。 用555定时器构成的单稳态触发器是负脉冲触发的单稳态触发器，其暂稳态维持时间为T w=lnRC=1.1RC,仅与电路本身的参数R、C 有关。 1.2.2 实验数据及分析结论： 单稳态触发器实验电路下图所示

D触发器的设计和仿真讲解

实验一、D触发器的设计和仿真 一、实验目的 1、学习模拟数字电路单元的基本设计方法。 2、学习Cadence工具下电路设计的基本操作和方法。 3、学习Sprectre工具的仿真操作方法。 二、实验内容 本实验通过设计一个异步清零的D触发器电路学习Cadence工具下电路的设计和仿真方法。实验内容包括：完成反相器、与非门、传输门电路的设计和仿真验证；完成各个单元电路symbol的建立；利用建立的单元电路symbol完成D 触发器电路的设计和仿真；分析仿真结果。该电路设计采用上华CSMC0.5umCMOS 工艺设计，工作电压5V。 三、实验步骤 1、登陆到UNIX系统。 在登陆界面，输入用户名和密码，用户名和密码都为学生学号。 2、Cadence的启动。 启动Cadence软件的命令有很多，不同的启动命令可以启动不同的工具集，常用的启动命令有icfb,icca等，也可以单独启动单个工具。 3、原理图的输入。 （1）Composer的启动。在CIW窗口新建一个单元的Schematic视图。 （2）添加器件。在comparator schematic窗口点击Add-Instance或者直接点i,就可以选择所需的器件。 （3）添加连线。执行Add-Wire，将需要连接的部分用线连接起来。 （4）添加管脚。执行Add-Pin和直接点p，弹出添加管脚界面。 （5）添加线名。为设计中某些连线添加有意义的名称有助于在波形显示窗口中显出该条线的信号名称，也可以帮助检查电路错误。点击Add-Wire Name，弹出新窗口，为输入输出线添加名称。为四端的MOS器件的衬底添加名称vdd！或gnd！，其中！表示全局变量。

参考实验报告——触发器应用实验报告

实验报告 课程名称：数字电子技术实验 指导老师： 樊伟敏 成绩： 实验名称：触发器应用 实验类型： 设计型实验 同组学生姓名： 一、实验目的和要求（必填） 二、实验内容和原理（必填） 三、主要仪器设备（必填） 四、操作方法和实验步骤 五、实验数据记录和处理 六、实验结果与分析（必填） 七、讨论、心得 一、实验目的 1. 加深理解各触发器的逻辑功能，掌握各类触发器功能的转换方法。 2. 熟悉触发器的两种触发方式（电平触发和边沿触发）及其触发特点。 3. 掌握集成J-K 触发器和D 触发器逻辑功能的测试方法。 4. 学习用J-K 触发器和D 触发器构成简单的时序电路的方法。 5. 进一步掌握用双踪示波器测量多个波形的方法。 二、主要仪器设备 实验选用集成电路芯片：74LS00（与非门）、74LS11（与门）、74LS55（与或非门）、74LS74（双D 触发器）、74LS107（双J—K 触发器），GOS-6051型示波器，导线，SDZ-2实验箱。 三、实验内容、实验原理（或设计过程）、实验电路及实验结果 1、 触发器功能的转换： 1.1实验原理： 将某种功能的触发器转换成另一种功能的触发器时，可以在触发器外添加适当的组合逻辑电路来实现，其结构框图如下图所示： 其中D 触发器，T ′触发器，JK 触发器的次态方程如下： D 触发器：； T ′触发器：； JK 触发器： 。 1.2 实验内容、设计过程、实验电路与实验结果 a. D 触发器转换为T’触发器实验 ①设计过程：D 触发器和T’触发器的次态方程如下： D 触发器：Q n+1= D T’触发器：Q n+1=！Q n 若将D 触发器转换为T’触发器，则二者的次态方程须相等，因此有：D=！Q n 所以就可以得到D 触发器转换为T’触发器的转换电路。 ②仿真与实验电路图：仿真与实验电路图如图1所示。 1n n n Q Q KQ +=1n n Q Q +=1n Q D +=专业： 工科平台 姓名： XXX 学号： 308XXXXXXX 日期： 10.05.04 地点： 东3—306

实验二D触发器的设计和仿真

告报验实 哈尔滨工程大学教务处制 实验二D触发器的设计和仿真

一、实验目的 1、学习模拟数字电路单元的基本设计方法。 2、学习Cadence工具下电路设计的基本操作和方法。 3、学习Sprectre工具的仿真操作方法。 二、实验内容 . . . . 本实验通过设计一个异步清零的D触发器电路学习Cadence工具下电路的设计和仿真方法。实验内容包括：完成反相器、与非门、传输门电路的设计和仿真验证；完成各个单元电路symbol的建立；利用建立的单元电路symbol完成D触发器电路的设计和仿真；分析仿真结果。该电路设计采用上华CSMC0.5umCMOS工艺设计，工作电压5V。 三、实验步骤 、登陆到UNIX系统。1在登陆界面，输入用户名和密码，用户名和密码都为学生学号。 2、Cadence的启动。 启动Cadence软件的命令有很多，不同的启动命令可以启动不同的工具集，常用的启动命令有icfb,icca等，也可以单独启动单个工具。 3、原理图的输入。 （1）Composer的启动。在CIW窗口新建一个单元的Schematic视图。（2）添加器件。在comparator schematic窗口点击Add-Instance 或者直接点i,就可以选择所需的器件。 （3）添加连线。执行Add-Wire，将需要连接的部分用线连接起来。

（4）添加管脚。执行Add-Pin和直接点p，弹出添加管脚界面。（5）添加线名。为设计中某些连线添加有意义的名称有助于 在 . . . . 波形显示窗口中显出该条线的信号名称，也可以帮助检查电路错误。点击Add-Wire Name，弹出新窗口，为输入输出线添加名称。为四端的MOS器件的衬底添加名称vdd！或gnd！，其中！表示全局变量。（6）添加电源信号。选择Vdd和Gnd的symbol各一个，在两个symbol 之间连接一个vdc，设置直流电压5V。 （6）保存并检查。点击schematic窗口上的Check and Save按钮，察看是否有警告或者错误。如果有，察看CIW窗口的提示。 4、电路仿真。 （1）启动模拟仿真环境。在comparator schematic窗口，选择 Tools-Analog Environment，弹出模拟仿真环境界面。 （2）选择仿真器。在仿真窗口，选择Setup-Simulator/Directory/Host，设置仿真器为spectre，然后点击OK。 （3）设置模型库。 （4）设置分析类型。在仿真窗口，点击Choose Analyses按钮，弹出Choose Analyses窗口，该窗口中列出了各种仿真类型，在本实验中只需进行瞬态仿真，所以选择tran，时间设为3um。 （5）设置设计变量，在仿真窗口中，点击Edit Variables 按钮，弹出变量设置窗口，点击Copy From按钮，整个设计本扫描一遍，设计中的各个变量被列出来。

实验二D触发器的设计和仿真

实验报告 哈尔滨工程大学教务处制

实验二D触发器的设计和仿真 一、实验目的 1、学习模拟数字电路单元的基本设计方法。 2、学习Cadence工具下电路设计的基本操作和方法。 3、学习Sprectre工具的仿真操作方法。 二、实验内容 本实验通过设计一个异步清零的D触发器电路学习Cadence工具下电路的设计和仿真方法。实验内容包括：完成反相器、与非门、传输门电路的设计和仿真验证；完成各个单元电路symbol的建立；利用建立的单元电路symbol完成D触发器电路的设计和仿真；分析仿真结果。该电路设计采用上华CSMC0.5umCMOS工艺设计，工作电压5V。 三、实验步骤 1、登陆到UNIX系统。 在登陆界面，输入用户名和密码，用户名和密码都为学生学号。 2、Cadence的启动。 启动Cadence软件的命令有很多，不同的启动命令可以启动不同的工具集，常用的启动命令有icfb,icca等，也可以单独启动单个工具。

3、原理图的输入。 （1）Composer的启动。在CIW窗口新建一个单元的Schematic 视图。 （2）添加器件。在comparator schematic窗口点击Add-Instance 或者直接点i,就可以选择所需的器件。 （3）添加连线。执行Add-Wire，将需要连接的部分用线连接起来。 （4）添加管脚。执行Add-Pin和直接点p，弹出添加管脚界面。 （5）添加线名。为设计中某些连线添加有意义的名称有助于在波形显示窗口中显出该条线的信号名称，也可以帮助检查电路错误。点击Add-Wire Name，弹出新窗口，为输入输出线添加名称。为四端的MOS器件的衬底添加名称vdd！或gnd！，其中！表示全局变量。 （6）添加电源信号。选择Vdd和Gnd的symbol各一个，在两个symbol之间连接一个vdc，设置直流电压5V。 （6）保存并检查。点击schematic窗口上的Check and Save按钮，察看是否有警告或者错误。如果有，察看CIW窗口的提示。 4、电路仿真。 （1）启动模拟仿真环境。在comparator schematic窗口，选择Tools-Analog Environment，弹出模拟仿真环境界面。 （2）选择仿真器。在仿真窗口，选择Setup-Simulator/Directory/Host，设置仿真器为spectre，然后点击OK。 （3）设置模型库。

基本RS触发器工作原理

基本RS触发器工作原理 基本RS触发器工作原理 基本RS触发器的电路如图1（a）所示。它是由两个与非门，按正反馈方式闭合而成，也可以用两个或非门按正反馈方式闭合而成。图（b）是基本RS触发器逻辑符号。基本RS触发器也称为闩锁（Latch）触发器。 (a) (b) 图1 基本RS触发器电路图和逻辑符号 定义A门的一个输入端为R d端，低电平有效，称为直接置“0”端，或直接复位端（Reset），此时S d端应为高电平；B门的一个输入端为S d端，称为直接置“1”端，或直接置位端（Set），此时R d端应为高电平。我们定义一个与非门的输出端为基本RS触发器的输出端Q ，图中为B门的输出端。另一个与非门的输出端为Q 端，这两个端头的状态应该相反。因基本RS触发器的电路是对称的，定义A门的输出端为Q端，还是定义B门的输出端为Q端都是可以的。一旦Q端确定，R d和S d端就随之确定，再不能任意更改。 2 两个稳态 这种电路结构，可以形成两个稳态，即 Q=1，Q=0，Q=0，Q =1 当Q=1时，Q=1和R d=1决定了A门的输出，即Q=0 ，Q=0反馈回来又保证了Q=1 ；当Q=0时，Q=1，Q=1和S d=1决定了B门的输出，即Q=0，Q=0又保证了Q =1 。 在没有加入触发信号之前，即R d和S d端都是高电平，电路的状态不会改变。 3 触发翻转 电路要改变状态必须加入触发信号，因是与非门构成的基本RS触发器，所以，触发信号是低电平有效。若是由或非门构成的基本RS触发器，触发信号是高电平有效。

R d和S d是一次信号，只能一个一个的加，即它们不能同时为低电平。 在R d端加低电平触发信号，R d =0，于是Q =1 ，Q =1和S d=1决定了Q=0 ，触发器置“0”。R d是置“0”的触发器信号。 Q=0以后，反馈回来就可以替代R d=0的作用，R d=0就可以撤消了。所以，R d不需要长时间保留，是一个触发器信号。 在S d端加低电平触发信号，S d=0，于是Q=1 ，Q=1和R d=1决定了Q=0 ，触发器置“1”。但Q=0 反馈回来，S d=0才可以撤消，S d是置“1”的触发器信号。 如果是由或非门构成的基本RS触发器，触发信号是高电平有效。此时直接置“0”端用符号Rd；直接置“1”端用符号Sd。 4 真值表和特征方程 以上过程，可以用真值表来描述，见上表。表中的Q n和Q n表示触发器的现在状态，简称现态；Qn+1和Qn+1表示触发器在触发脉冲作用后输出端的新状态,简称次态。对于新状态Qn+1而言，Qn也称为原状态。 上表真值表表中Qn=Qn+1表示新状态等于原状态，即触发器没有翻转，触发器的状态保持不变。必须注意的是，一般书上列出的基本RS触发器的真值表中，当R d =0、S d=0时，Q 的状态为任意态。这是指当R d、S d同时撤消时，Q端状态不定。若当R d=0、S d =0时，Q =1，状态都为“1”，是确定的。但这一状态违背了触发器Q端和Q端状态必须相反的规定，是不正常的工作状态。若R d、S d不同时撤消时，Q端状态是确定的，但若R d、S d同时撤消时，Q端状态是不确定的。由于与非门响应有延迟，且两个门延迟时间不同，这时哪个门先动做了，触发器就保持该状态，这一点一定不要误解。但具体可见例1 。 把上表所列逻辑关系写成逻辑函数式，则得到

JK触发器的应用与仿真

JK触发器的应用— —晚会彩灯与六进制计数器 一、前言 触发器具有记忆功能，它是数字电路中用来存贮二进制数字信号的单元电路。触发器的输出不但取决于它的输入，而且还与它原来的状态有关。触发器接 收信号之前的状态叫初态，用n Q Q表示；触发器接收信号之后的状态叫次态，1+n 表示。 为了从根本上解决电平直接控制问题，人们在同步触发器的基础上设计了主从RS触发器。时钟脉冲先让主触发器防止翻转而后让从触发器翻转，这就是“主从型触发器”的由来，但主从R S触发器中R、S之间仍存在约束的缺点，为了克服它，人们又设计出主从JK触发器。为主从JK触发器74LS76的内部电路图；

这种正脉冲常常被称为时钟脉冲，它是一种控制命令 二观察JK触发器的输入、输出波形 1 JK触发器的连线如下图所示 当J=1 K=1是输入输出迫性如图所示（所选择的JK触发器）当J=1K=0 时 1. 三 Jk触发器的应用设计与仿真分析

1晚会彩灯所用的器件 3个JK触发器，三个彩色指示灯，时钟脉冲器， 电源 1个74L32D或门电路 晚会彩灯设计要求要求三灯依次亮灯，先红灯蓝灯黄灯依次亮灯，最后三灯一起亮灯，如此循环下去，起到改变颜色的功能调节晚会氛围。 (1) 晚会彩灯原理图如下图所示: 理论分析 Q K1=1 触发器U2的输入端J2=Q1+Q3 K2=1 （2）触发器U1的输入端J1=2 触发器U3的输入端J3=Q2 K3= Q1 开始三灯都熄灭，由于所选择的JK触发器具有在时钟脉冲上升沿触发的特点，则当时钟脉冲通过时，在上升触发点时将发生反转，进而改变灯亮的循序。个触发器的时钟脉冲C1=C2=C3=CP上升时触发点有效。当Q1=1时红灯亮，Q2=1时蓝灯亮，Q3=1时黄灯亮。当均为1时三灯一起亮。 （3）列出状态表由触发器的功能可直接列出其状态表，如下表所示： （4）根据功能表分析功能得到如下结果： 由状态表知，由第1个脉冲开始到第5个脉冲终止，循环一周当Q1=1时红灯亮，Q2=1

触发器功能的模拟实现实验报告-

轻工大学数学与计算机学院 数字逻辑实验报告 学校：轻工大学 院系：数学与计算机学院 班级：计算机类1304班 姓名：田恒 学号：1305110089 指导老师：昌华

2014 年12月10日 目录 1、实验名称 2、实验目的 3、实验原理 4、实验环境 5、实验容 一、DFF仿真分析 二、“维持阻塞”型DFF仿真分析 三、思考练习 四、故障排除 五、实验总结

【实验名称】触发器功能的模拟实现 【实验目的】学习时序电路的设计，了解基本触发器的功能，利用QuartusII软件的原理图输入，设计一个钟控R-S触发器形成的D触发器和边沿触发型D触发器，并验证其功能。 【实验原理】（1）钟控R-S触发器，在时钟信号作用期间，当输入R、S同时为1时，触发器会出现状态不稳定现象。为了解决这个问题，对钟控R-S触发器的控制电路进行修改，用G4门的输出信号替换G3门的S输入信号，将剩下的输入R记作D，就形成只有一个输入端的D触发器。

（2）在上述D触发器的基础上增加“维持”、“阻塞”结构，从而形成“维持阻塞”型D触发器。 【实验环境】PC机（Windows xp,QuartusII） 【实验容】QuartusII开发数字电路的设计流程完成DFF和“维持阻塞”型D触发器的原理设计输入，编译仿真和波形仿真。 一、DFF仿真分析： step1、启动QuartusII Step2、建立工作库目录文件夹以便设计工程项目的存储

Step3、输入设计：根据上部原理图完成原理图文件，截图如下： Step4、单击存盘命令新建工程 Step5、编译综合 Step6、仿真测试 Step7、仿真结果 二、“维持阻塞”型DFF仿真分析 Step1、启动QuartusII Step2、建立工作库目录文件夹以便设计工程项目的存储 Step3、输入设计：根据图4-2完成原理文件，截图如下：

基本RS触发器逻辑功能测试

实训九基本R-S触发器功能测试 一、实训目的 1．通过实训熟悉基本RS触发器的逻辑功能和特点； 2．通过实训掌握基本RS触发器的测试方法； 3．通过实训熟悉异步输入信号RD、SD、RD、SD的作用； 4．通过实训掌握基本RS触发器的典型应用； 二、实训原理 基本RS触发器是由两个与非门交叉耦合组成，它是最基本的触发器，也是构成其它复杂触发器电路的一个组成部分。当R D＝S D＝1时，两个与非门的工作都尤如非门，Q接至与非门G2的输入，使G2输出为Q；Q接至与非门G1的输入，使G1的输出为Q。从而使触发器维持输出状态不变。 三、实训仪器和设备 S303-4型（或其它型号）数字电路实训箱一只； SR8（或其它型号）双踪示波器一只； 直流稳压电源一台； 74LS00 二输入四与非门 1片。 四、实训内容和步骤 1．两个TTL与非门首尾相接构成的基本R-S触发器的电路如图7-2-1所示逻辑电路。 图 9-1 基本R-S触发器功能测试 2．按表9-1所示的顺序在Sd、Rd两端信号，观察并记录R-S触发器Q端的状态，并将结果填入表9-1中 表9-1

3．Sd 4．Sd端接高电平，Rd端加脉冲。 5．令Sd=Rd，在 Sd端加脉冲。 6．记录并观察2、3、4三种情况下，Q，Q n+1端的状态。从中总结基本R-S触发器的Q 端的状态改变和输入端的关系。 五、实训思考题 试根据基本R-S触发器给定的输入信号波形画出与之对应的输出端的波形； 试写出基本R-S触发器的约束方程，并说明哪个是复位端、哪个是置位端 六、训注意事项 接线时要注意电路图中各引脚的编号，连接时不要接错； 手动施加0、1输入电平时要注意开关动作的稳定性和可靠性，要避免开关的抖动； 用双踪示波器观察输出波形时，要注意选择一个较为合适的输入信号的频率。 实训十. 计数器的功能测试 一、实训目的 1．掌握计数器的工作原理； 2．通过实训熟悉计数器的功能特点和典型应用； 3．通过实训掌握如何利用现有集成计数器来构成N进制计数器的方法。 二、实训原理 计数器是一种含有若干个触发器、并按预定顺序改变各触发器的状态来累计输入脉冲个数的数字电路，被广泛应用于定时、分频及各种数字电路中。用JK触发器设计一个四位异

触发器实验报告

《数字逻辑》实验报告 班级： 学号： 姓名： 内蒙古农业大学 计算机与信息工程学院

1、实验名称：触发器 2、线上观摩实验时间：2020.06.10 16：30-18：30 3、实验目的：用Multisim对D触发器 JK触发器和T`触发器的功 能进行仿真验证. 4、实验步骤： 内容：4、用Multisim对D触发器 JK触发器和T`触发器的功能进行仿真验证. D触发器的功能验证： 1）用S1、S3可异步置位、异步清零。用开关S2给触发器的输入信号D提供0或1，用数字时钟CLK1和按键式开关B1串联可实现手动脉冲，按一次按键给触发器提供一个时钟信号，用绿色LED显示输入信号D，用红色LED显示输入信号Q。 2）用S3将SET端置为低电平，可观察到红色LED点亮，说明实现了异步置“1”功能，用S1将RESET端置为低电平，可观察到红色LED熄灭，说明实现了异步置“0”功能。 3）用S1、S3将SET RESET置为高电平异步清0，置1无效。这时用

S2给输入信号D设置为1，给D触发器提供一个时钟信号，此时可以观察到红色LED也点亮。用S2将输入信号D置为0，此时绿色LED 熄灭，按动按键，给D触发器提供一个时钟信号，此时可观察到红色LED也熄灭。说明当时钟有效时，Q等于D。 JK触发器的功能验证： 1）用S4、S5可将触发器的输入信号J和K，设置为0或1。用数字时钟和按键式开关，给JK触发器提供手动脉冲。用蓝色LED显示输入信号J和K，用红色LED显示输出信号Q。 2）SET RESET都置为高电平，异步清0置1无效，触发器的初始状态为1，红色LED点亮。这时用S4S5将输入信号JK，设置为00，此时蓝色LED全部熄灭。按动按键给触发器提供一个时钟信号，此时可观察到红色LED状态不变，Q等于1，即JK等于00时，输出保持。将输入信号JK设置为01，按动案件，红色 LED熄灭，Q等于零，即JK=01时，输出置0，将输入信号JK设置为10，按动按键红色LED 点亮，Q等于1，即JK等于10，输出置1，将输入信号JK设置为11，

JK触发器集成电路设计 Cadence软件模拟仿真

JK触发器集成电路设计 Cadence软件模拟 仿真 专业综合技能训练报告 ——JK触发器的设计 学院：机械与电子工程学院 专业：电子科学与技术 班级：080631 姓名：陈振 学号：08063104 指导老师：蔡志民老师 1 一、实验目的： 1、熟悉UNIX的概念与基本操作; 2、掌握 Cadence软件的基本操作; 3、了解Schematic设计环境 4、掌握原理图的设计方法 5、熟悉前仿真参数设置和仿真步骤 6、学会验证仿真结果 二、实验原理 1、JK触发器的构造及功能： 触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。本次是用MOS 器件设计一个JK触发器，通过JK 触发器的功能设计电路图，再转

换为MOS 器件的电路。触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态，即\和\，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。于采用的电路结构形式不同，触发信号的触发方式也不一样。根据触发方式触发器可分为电平触发、脉冲触发和边沿触发。电平触发方式结构简单、触发速度快。在时钟信号有效电平期间，触发器总是处于可翻转状态，输入信号的变化都会引起触发器状态的变化。在时钟信号无效电平期间，触发器状态保持不变。因此，在时钟信号有效电平宽度较宽时，触发器会连续不停地翻转。如果要求每来一个CLK 脉冲触发器仅翻转一次的话，则对时钟脉的 2 有效电平的宽度要求极为苛刻，所以实际中应用并不广泛。边沿触发方式的特点是：触发器只在时钟跳转时刻发生翻转，而在C=1 或C=0 期间，输入端的任何变化都不影响输出。 主从型JK 触发器:主从型JK 触发器转换的各种功能的触发器都属于主从触发方式。这种触发方式的工作特点是：克服了在CLK 有效电平期间多次翻转现象，具有一次翻转特性。就是说，在CLK 有效电平期间，主触发器接受了输入信号发生一次翻转后，主触发器状态就一直保持不变，也不再

数字逻辑实验 6_触发器的仿真

实验六触发器的仿真 一、实验要求 1．用VHDL语言设计D锁存器，并进行仿真与分析； 2．参看Maxplus中器件7474（边沿D触发器）的逻辑功能，用VHDL语言设计边沿触发式D触发器，并进行仿真与分析。 3．参看Maxplus中器件7476（边沿JK触发器）的逻辑功能，用VHDL语言设计边沿触发式JK触发器，并进行仿真与分析。 二、实验内容 通过quartus2 参照芯片的电路结构，只使用VHDL语言实现D锁存器、边沿D触发器(参照7474)和边沿JK触发器（参考7476）。并通过仿真波形验证设计的功能是否正确。 三、实验过程 由于在报告1中已经详尽描述了如何使用Quartus 2建立逻辑原理图和使用VHDL语言实现元件功能，所以本次的实验报告中便不再赘述上述内容，报告将主要就VHDL 语言描述实现元件的功能的过程进行阐述。 1.D锁存器 选择File→New，弹出新建文本对话框，在该对话框中选择VHDL File并单击OK按钮，进入文本编辑窗口，输入VHDL代码。 library IEEE; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity d_lock is port( en,d:in std_logic; q,notq:out std_logic); end d_lock; architecture d_lock_arc of d_lock is signal q1,notq1 :std_logic; begin process(en,d) begin if(en/='0') then if(d='0') then q1<='0'; notq1<=not q1;