32_32高速乘法器的设计与实现
26卷 第12期2009年12月
微电子学与计算机
M ICROEL ECTRON ICS &COMPU TER
Vol.26 No.12December 2009
收稿日期:2008-12-01
32×32高速乘法器的设计与实现
李军强1,李东生1,2,李奕磊1,周志增3
(1电子工程学院信息系,安徽合肥230037;2合肥工业大学微电子设计研究所,安徽合肥230009;
363889部队,河南孟州454750)
摘 要:设计并实现了一种32×32高速乘法器.本设计通过改进的基4Booth 编码产生部分积,用一种改进的
Wallace 树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Ver 2
ilog HDL 进行了结构级描述,用SIMC 0.18
μm 标准单元库进行逻辑综合.时间延迟为4.34ns ,系统时钟频率可达230MHz.
关键词:乘法器;改进Booth 编码;压缩器;Wallace 树
中图分类号:TN79+1 文献标识码:A 文章编号:1000-7180(2009)12-0023-04
32×32High 2speed Multiplier Design and Implementation
L I J un 2qiang 1,L I Dong 2sheng 1,2,L I Y i 2lei 1,ZHOU Zhi 2zeng 3
(1Department of Information ,Electronic Engineering Institute ,Hefei 230037,China ;2VL SI Research Institute ,Hefei University of Technology ,Hefei 230009,China ;
3The Army 63889Unit ,Mengzhou 454750,China )
Abstract :A design of hign 2performance 32×32multiplier is presented.The design ,which generates partial products by modified radix 24Booth encoding ,compresses them using a modified Wallace tree structure ,and optimize the compressor structure by preventing sign 2extend algorithm.The whole design is described in Verilog HDL at structure level ,and syn 2
thesized using the SIMC 0.18
μm standard cell library.The synthesis result of this design shows that the delay can be re 2duced to 4.34ns and the frequency of the system can reach 230MHz.K ey w ords :multiplier ;modified Booth encoding ;compressor ;Wallace tree
1 引言
乘法器[122]是现代微处理器和数字信号处理器
的重要部件,是图像处理等实时信号处理的核心,其性能直接影响着系统处理数据的性能[324].而乘法器性能的提高基本上取决于编码算法、部分积的压缩和最终相加三部分.文中根据补码的特点,利用基4布斯编码[4]以减少部分积的个数,采用改进的422压缩器[5]为单元的一种新型Wallance 树性结构[6]来提高部分积的压缩效率;设计使用Verilog HDL 进行了R TL 级描述,通过综合和布局布线,实现该乘法器并达到设计要求.
2 乘法器的结构
乘法器的结构如图1所示,该乘法器用作32×32有符号/无符号的乘法运算.采用sign 符号位来区分运算为有/无符号乘法运算.无符号数的范围为0～232-1,有符号数的范围为-231～231-1.乘法运算步骤分为两步:①根据算法求出部分积;②将所有部分积求和.因此减少部分积的数目和快速求出部分积的和便成为研究的热点.文中针对这两个部分,采用改进的BOO TH 编码实现部分积数目的减少;部分积求和的速度则通过使用以一种改进的422压缩器为单元的新型Wallance 树型结构来实
现.利用以上两部分压缩得出两个64位部分积和结
果时,最后利用一个64位超前进位加法器将前面两个结果相加得出最终的结果
.
图1 乘法器结构图
3 基4BOO TH 算法及编码逻辑设计
基4Booth 算法能够将部分积数目减至乘数位
数的一半,大大提高了乘法器的速度;同时结构较为规整、连线简单,易于VL SI 版图实现.3.1 32位乘法基4Booth 算法
首先设A 为被乘数,B 为乘数,且均为32位无符号数
,P 表示乘积.则有A ×B
为
P =A ×(
∑31
i =0
b i 2i
)
=A ×[
∑16
n =0
(b 2
n -1
+b 2n -
2b 2n +1)4n
]=
∑16
n =0
A (b 2
n -1
+b 2n -2b 2n +1)22n (1)
式(1)中的各项式为部分积,用PP 表示,于是有
PP n =
∑31
i =0
a i
2
i
(b 2n -1+b 2n -2b 2n +1)22n (2)
n =0,1,…,16
为了符合基4Booth 算法的要求,令式(1)、式(2)中
b 33=b 32=b -1=0,这样从式(1)可以看出无符号32位数相乘一共有17个部分积.其实对于有符号
数,只要对乘数进行符号扩展,令b 33=b 32=b 31,令b -1=0,这样有符号、无符号数相乘就统一起来了.统一后的部分积PP 16为
PP 16=
0有符号乘法A ?b 31?2
32
无符号乘法
3.2 基4Booth 编码器逻辑设计
由式(1)知道基4Booth 编码一次检测乘数临近的3位,根据检测的三位的结果产生对被乘数不同的操作.文献[4]中提出了三种不同的基4Booth
编码方式,其中MB E -Ⅰ[4]
就是最常用的只产生“1”与“2”两种倍数的控制信号以及一个正负控制信
号的三条控制线的编码方式,这种方式使用的门电
路比MB E -Ⅲ[4]
不少多少,延迟却接近MB E -Ⅲ方式的2倍.因此这里采用的MB E -Ⅲ编码方式编码及控制信号如表1所示.
表1 基4Booth 编码及控制信号
b 2n+1
b 2n
b 2n-1
PP n N EG B 1B 2Z
000+0×A 22n 0011001+1×A 22n
0101010+1×A 22n
0100011+2×A 22n
0010100-2×A 22n
1010101-1×A 22n
1100110-1×A 22n
11011
1
1
-0×A 2
2n
1
1
1
传统的基4Booth 编码逻辑表示和部分积产生逻辑分别如图2(a )、图2(b ),从表1中可以得出4个控制信号的逻辑表达式和部分积产生的逻辑设计分别如图3(a )、图3(b )所示.
图2 传统的基4Booth 编码逻辑图
图3 改进的基4Booth 编码逻辑图
对比图3和图2,可以发现,在关键路径上图3
少了一个△NOR 门延迟时间.
4 改进的422压缩器、防止符号位扩展的处
理和加法阵列结构安排
当产生部分积PP n 之后,将它们相加就可得到
4
2微电子学与计算机2009年
乘法结果.部分积相加的方法有多种,采用不同的压缩器组成的不同加法结构直接影响乘法器的速度和版图规则性.所以较好的乘法器总是从压缩器单元和压缩结构两方面着手来取得速度与面积、规则的最佳组合.
4.1 改进的422压缩器
422压缩器又称为(5,3)计数器,是一个5输
入、3输出的加法部件.这5个输入的权是相同的(权重为20),其中4个是部分积,这里记作i 1、i 2、i 3和i 4,另一个输入为进位信号记作c in .3个输出中一个与输入的权值相同为伪和sum ,另两个分别为进位信号carry 和cout (权值都为21).传统的422压缩器由两个串行连接的全加器组成(如图4(a )所示).但这样的压缩器延迟门较多.
对传统的基于全加器组成的压缩单元进行分析,得出其布尔表达式如下:
S =a 1 a 2 a 3 a 4 c in
(3)Carry =(a 1 a a 3)?a 4+(a 1 a 2 a 3)?
c in +a 4?c in
(4)C out =a 1?a 2+a 1?a 3+a 2?a 3
(5)
对式(4)、式(5)两个表达式进行等价的逻辑转
换可以得到以下两个布尔表达式:
Carry =(a 1 a 2 a 3+a 4)?c in +
(a 1 a 2 a 3+a 4)?a 4
(6)C out =(a 1 a 2)?a 3+(a 1 a 2)?a 1
(7)
从式(6)、式(7)两式可以看到,逻辑电路可由异
或门和2选1的选择器组成,可以构成如图4(b )中所示的逻辑结构.这种结构减少了信号传播的逻辑门数量,并且具有较小的负载电容.这种结构具有高速、低功耗的优点,相比传统结构优势明显,更适合于版图实现
.
图4 两种422压缩器逻辑图
4.2 防止符号位扩展的处理
根据基4Booth 算法要求,操作数要进行符号
扩展.乘数的扩展是在低位补一个0,高位补两个符号位,得到一个35位的补码数据;被乘数的扩展是在高位补两个符号位,形成34位的补码数据.由前文可知,对于产生的17个部分积,每个均为34位.如果直接将这些部分积相加则必须将每个部分积的高位部分以符号位的值扩展到加法阵列的最高位(这里为66).扩展结果如图5(a )所示
.
图5 符号位扩展修正前后的CSA 阵列
图5(a )中S 为每一个部分积的符号扩展位(即
PP n [33]),可以从图中看出扩展后CSA 阵列很大,需要逻辑资源会很大.为了得出符号不必扩展的方法,先假设所有的部分积都是负的,那么对于32位的乘法,图5(a )中所扩展的符号位都为“1”.这样,这些所有符号扩展的“1”的和为S -sum =∑16
i =0
(233-22i )mod233
=∑16
i =0
(-22i )
=-(232+230+L 22+20)
=-1010…10101=(1010…1011)补
(8)
将这S 和可以作为一个定值加入部分积中,符号位扩展“1”就可用S -sum =(1010…1011)2来表示,最低位的权值是234.如此表示,图5(a )左上角
的S 就全为“0”,不用扩展了,每一个CSA 阵列的部分积长度一致了,如果一个部分积实际是非负的,则该部分积的符号位应为“0”,为了消除前面假定它是
5
2 第12期李军强,等:32×32高速乘法器的设计与实现
负数带来的影响,只需将该部分积的符号位加“1”.这样图5(a)结构就变为图5(b)中的结构.另外,部分积产生逻辑仅完成了部分积的取反,要得到部分积求补,还需给末位加“1”.这时对末位附加2位,其中高一位为“0”,低位是前一个部分积作为进位信号送来的求补的末位加“1”.这样,加上符号位扩展的数据,总的部分积就变成了18个,这些部分积中除符号位扩展的部分积为34位外其他的17个均为37位(包括符号修正的1位、末位附加的2位).
4.3 加法阵列结构安排
采用不同的加法阵列结构直接影响乘法器完成一次乘法所需要的时间.重复阵列(Iternative Ar2 ray,IA)和Wallace树是最为典型的两种加法阵列结构.IA结构规则性好,易于版图实现,但速度最慢; Wallace树型结构是理论上速度最快的加法阵列结构,但传统的Wallace树电路互联较为复杂,版图实现困难.为了解决这个问题,人们总是想在速度与规则性上取得较好的平衡而提出了如ZM树和OS树等结构.这些结构基本上都是将IA分为几段,以每段作为子树,子树内部采用IA结构,而子树间采用树型连接.几种结构的比较见表2.
表2 几种结构的比较(Candence90nm工艺)
阵列结构
面积
A/μm2
延时A T2
Wallace
归一化
IA0.03628 2.3168 3.3 Wallace0.043740.69921
文献[2]0.041440.64320.95
本文使用0.0418 3.40.48320.69
对于32位有/无符号乘法器,由4.2节可知一共有18个部分积,如果采用422压缩器作为唯一的压缩单元,则18不能被4所整除,其中两个部分积必然要在第一级422压缩后额外处理.只要仅单纯采用422压缩器作为压缩单元,采用OS树则会破坏树的对称性;采用传统Wallace树则规则性很差布局困难;采用文献[6]的结构则增加了关键路径的延时却仍不能解决布局对称问题.基于此,文献[7]提出了一种CSA(322压缩器)和422压缩器相结合对18个部分积进行压缩的Wallace树型结构,如图6所示.
该结构设计平衡性很好,使得各级的中间结果能够同时被处理,各路径时延取得平衡,相比仅采用422压缩器的结构,节省了等待时间.同时,两级的CSA取代两级的422压缩器,还减少了关键路径的延时.再者,从图6和表2中可以看出,该结构对称性和规则性很好,A T2较其他结构提高明显,易于版图实现.因此文中采用文献[7]的这种结构
.
图6 改进的Wallace树结构
5 实现结果
本乘法器采用Verilog HDL语言采用自顶向下的方式进行了R TL级描述,主要为操作数预处理、基4Booth编码和部分积求和的改进Wallace阵列结构三部分.使用Mentor公司的Modelsim进行功能仿真,使用Synopsys公司的Design Compiler和SM IC的0.18μm标准单元库进行逻辑综合和优化,得到该工艺下的门级网表;然后再利用门级网表加上标准时延文件(.sdf)进行时序仿真;最后对正确的门级网表采用Candence公司的布局布线工具Sil2 icon Ensemble布出最终物理版图.结果显示,在slow corner时钟频率可达230MHz以上.相对于文献[6]的结构,面积略小,速度提高了约15%[829].
6 结束语
文中给出了一个32位有/无符号乘法器设计.设计中采用新型基4Booth编码和CSA与422压缩器相结合的新型Wallace结构,在部分积产生和部分积压缩两方面着手提高了乘法器的速度和版图规则性,使得乘法器具有高速、低功耗的特点,而且设计规则、对称性好,易于ASIC实现.
参考文献:
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[4]Y eh Wenchang,Jen Cheinwei.High-speed booth encod2
ed parallel multiplier design[J].IEEE Transaction on Computers,2000,49(7):692-701.
(下转第30页)
中方案最快运算用时不到超前进位加法器最快运算用时的四分之一.另外,超前进位加法器对6个四位二进制加数进行相加时,其运算时间还应当包括数据的存储时间和读出时间,因此文中的并行加法器要比超前进位加法器运算速度更快.
5 结束语
通过对6加数四位二进制并行加法器及其扩展接口的电路模拟仿真,以及对超前进位加法器的计算用时分析,说明了文中加法方案能够实现6个加数同时相加,克服了传统加法器一次只能进行两数相加的约束,而且实现了进位的并行输出,提高了运算速度,因此所建议的方案是正确的,比传统的加法器要优越.如将该研究方案应用到新的微处理器的设计中,会使微处理器运算速度得到很大的提高,使传统加法器制约微处理器速度的瓶颈得到解决.
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作者简介:
刘 杰 男,(1970-),博士研究生,副教授.研究方向为计算机体系结构、单片机及数字集成电路测试.
易茂祥 男,(1964-),博士研究生,副教授,硕士生导师.研究方向为EDA和数字集成电路测试.
(上接第26页)
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作者简介:
李军强 男,(1982-),硕士研究生.研究方向为专用集成电路设计.
李东生 男,(1963-),教授,博士生导师.研究方向为微纳电子系统与高密度计算.
李奕磊 男,(1982-),硕士研究生.研究方向为专用集成电路设计.
周志增 男,(1982-),硕士,助理工程师.研究方向为雷达对抗技术.
四位原码乘法器
1.课程设计的内容和要求 内容：设计四位原码乘法器电路。 要求：1.有关资料，设计乘法器电路； 2.画出乘法器逻辑图； 3.在实验箱上完成乘法器电路的组装，调试，核对记录，测试有关数据， 通过老师当场验收； 4.完成课程设计报告。 1.课程设计原理 运用存储器的存储功能实现数字的存储。令电路的初始状态为000，000，000000。以二进制的形式输入数字，计算方式是以十进制数字乘法。输入的数字为三位数字，输出的是六位数字。先存储输入的乘数和乘积，然后再将乘积的导线端连到输出段，此时之前输入的乘积就可以在输出端显示。 此时序电路的真值表为：
1.课程设计思路 本次课程设计的题目为四位原码乘法器，利用真值表输入乘数时，需要存放数字，于是我查阅了一些资料，用存储器可以实现这一电路，所以本实验中用到的是INTEL 2114芯片。 具体实现过程如下图： a a b b F 32F 1 1.课程设计所需的器材 1.2114是一个容量为1K4位的静态RAM芯片，常用于寄存器。 其具体的引脚图为： 此芯片的电路图为： 2.数字电路实验箱 3.导线若干 1.课程设计实现 本次课程设计的题目是四位原码乘法器电路。 此部分只用到了2块INTEL2114芯片，具体连接如下： 1、先将这些芯片按在电路板上（注意不要插反，否者容易烧毁芯片）。 2、将两片芯片的A6和GND端，A7,A8,A9接地。 3、Vcc端接电压5V，cs接存储端，WE端接控制端。 4、两块芯片的A5,A4,A3组成一个乘数，A0,A1,A2组成另一个乘数。其中一块芯
片的I/O1,I/O2,I/O3,I/O4和另一块芯片的I/O1,I/O2组成要求的乘积。乘数与乘积的显示方式均为二进制，但是计算方法是以十进制数的乘法法则计算。 1.调试步骤及方法 在连接实验器件之前，要先检查如下实验器件： 1、检查芯片引脚是否有损坏。 2、检查电路板是否好用。 连接实验器件时要注意： 2严格按照电路图一步一步连接，以避免连接错误。 3导线要先连接电源测试是否导电。 连接好电路进行数据测试，输入001，010，000010，存储；001，101，000101，存储；001，111，000111，存储。将连在输入端的四个输出连接到输出端，并输入001，010，但是结果并不是000010，而是000100；再输入001，101，也没有得到000101的结果，而是000110的结果。检查线路，发现输出的线路错位，纠正后重新输入乘数，结果均得到计算结果。调试成功。 1.实验结果 连接好整个电路。A5A4A3和A2A1A0为输入端,即乘数，F5F4F3F2F1F0为输出端，即乘积。如下表： 8. 课程设计结果 输入000，000，000000，存储；
计算机组成原理_阵列乘法器设计
沈阳航空航天大学 课程设计报告 课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计与实现 院（系）：计算机学院 专业：计算机科学与技术 班级： 学号： 姓名： 指导教师： 完成日期：2014年1月10日
沈阳航空航天大学课程设计报告 _______________________________________________________________________________ 目录 第1章总体设计方案 (1) 1.1设计原理 (1) 1.2设计思路 (2) 1.3设计环境 (3) 第2章详细设计方案 (3) 2.1总体方案的设计与实现 (4) 2.1.1总体方案的逻辑图 (4) 2.1.2器件的选择与引脚锁定 (4) 2.1.3编译、综合、适配 (5) 2.2功能模块的设计与实现 (5) 2.2.1一位全加器的设计与实现 (6) 2.2.2 4位输入端加法器的设计与实现 (7) 2.2.3 阵列乘法器的设计与实现 (10) 第3章硬件测试 (13) 3.1编程下载 (13) 3.2 硬件测试及结果分析 (13) 参考文献 (15) 附录（电路原理图） (16)
第1章总体设计方案 1.1 设计原理 阵列乘法器采用类似人工计算的方法进行乘法运算。人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。如图1.1所示，用乘数的每一位直接去乘被乘数得到部分积并按位列为一行，每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值。将各次部分积求和，即将各次部分积的对应数位求和即得到最终乘积的对应数位的权值。 为了进一步提高乘法的运算速度，可采用大规模的阵列乘法器来实现，阵列乘法器的乘数与被乘数都是二进制数。可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果，假设被乘数与乘数的位数均为4位二进制数，即m=n=4,A×B可用如下竖式算出，如图1.1所示。 X 4 X 3 X 2 X 1 =A × Y 4 Y 3 Y 2 Y 1 =B X 4Y 1 X 3 Y 1 X 2 Y 1 X 1 Y 1 X 4Y 2 X 3 Y 2 X 2 Y 2 X 1 Y 2 X 4Y 3 X 3 Y 3 X 2 Y 3 X 1 Y 3 (进位) X4Y4 X3Y4 X2Y4 X1Y4 Z 8 Z 7 Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 图1.1 A×B计算竖式 X 4 ,X 3 ,X 2 ,X 1 ,Y 4 ,Y 3 ,Y 2 ,Y 1 为阵列乘法器的输入端，Z 1 -Z 8 为阵列乘法器 的输出端，该逻辑框图所要完成的功能是实现两个四位二进制既A(X)*B(Y)的 乘法运算，其计算结果为C(Z) (其中A(X)=X 4X 3 X 2 X 1 ，B(Y)=Y 4 Y 3 Y 2 Y 1 ， C(Z)=Z 8Z 7 Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 而且输入和输出结果均用二进制表示 )。阵列乘法器的总原 理如图1.2所示。
计算机组成原理阵列乘法器课程设计报告
. 课程设计
. 教学院计算机学院 课程名称计算机组成原理题目4位乘法整列设计专业计算机科学与技术班级2014级计本非师班姓名唐健峰 同组人员黄亚军 指导教师 2016 年10 月 5 日
1 课程设计概述 1.1 课设目的 计算机组成原理是计算机专业的核心专业基础课。课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行设计及实现，进一步提高分析和解决问题的能力。 同时也巩固了我们对课本知识的掌握，加深了对知识的理解。在设计中我们发现问题，分析问题，到最终的解决问题。凝聚了我们对问题的思考，充分的锻炼了我们的动手能力、团队合作能力、分析解决问题的能力。 1.2 设计任务 设计一个4位的二进制乘法器： 输入信号：4位被乘数A（A1,A2,A3,A4）, 4位乘数B（B1,B2,B3,B4）, 输出信号：8位乘积q(q1,q2,q3,q4,q5,q6,q7,q8). 1.3 设计要求 根据理论课程所学的至少设计出简单计算机系统的总体方案，结合各单元实验积累和课堂上所学知识，选择适当芯片，设计简单的计算机系统。 （1）制定设计方案： 我们小组做的是4位阵列乘法器，4位阵列乘法器主要由求补器和阵列全加器组成。 （2）客观要求 要掌握电子逻辑学的基本内容能在设计时运用到本课程中，其次是要思维灵活遇到问题能找到合理的解决方案。小组成员要积极配合共同达到目的。
2 实验原理与环境 2.1 1.实验原理 计算机组成原理，数字逻辑，maxplus2是现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 用乘数的每一位去乘被乘数，然后将每一位权值直接去乘被乘数得到部分积，并按位列为一行每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值，将各次部分积求和得到最终的对应数位的权值。 2.2 2.实验环境 2.2.1双击maxplu2II软件图标，启动软件 （1）.新建工程，flie->new project ....，出现存储路径的选项框，指定项目保存路径并且为工程命名，第三行设置实体名，保持与工程名一致。点击OK
原码一位乘法
实验课程: 计算机组成原理实验时间: 班级:姓名:学号批阅教师: 硬布线实现原码一位乘法 实验内容： 在实验箱上用硬布线方法实现原码一位乘法 实验设备： CP226组成原理实验箱 实验设备介绍: CP226 模型机包括了一个标准CPU 所具备所有部件，这些部件包括：运算器ALU、累加器A、工作寄存器W、左移门L、直通门D、右移门R、寄存器组R0-R3、程序计数器PC、地址寄存器MAR、堆栈寄存器ST、中断向量寄存器IA、输入端口IN、输出端口寄存器OUT、程序存储器EM、指令寄存器IR、微程序计数器uPC、微程序存储器uM， 以及中断控制电路、跳转控制电路。其中运算器和中断控制电路以及跳转控制电路用CPLD 来实现，其它电路都是用离散的数字电路组成。微程序控制部分也可以用组合逻辑控制来代替。 模型机为8 位机，数据总线、地址总线都为8位，但其工作原理与16位机相同。模型机的指令码为8 位，根据指令类型的不同，可以有0 到 2 个操作数。指令码的最低两位用来选择R0-R3 寄存器，在微程序控制方式中，用指令码做为微地址来寻址微程序存储器，找到执行该指令的微程序。而在组合逻辑控制方式中，按时序用指令码产生相应的控制位。在本模型机中，一条指令最多分四个状态周期，一个状态周期为一个时钟脉冲，每个状态周期产生不同的控制逻辑，实现模型机的各种功能。模型机有24 位控制位以控制寄存器的输入、输出，选择运算器的运算功能，存储器的读写。24 位控制位分别介绍如下： XRD ：外部设备读信号，当给出了外设的地址后，输出此信号，从指定外设读数据。EMWR：程序存储器EM 写信号。 EMRD：程序存储器EM 读信号。 PCOE：将程序计数器PC 的值送到地址总线ABUS 上。 EMEN：将程序存储器EM 与数据总线DBUS 接通，由EMWR和EMRD决定是将DBUS 数据写到EM 中，还是从EM 读出数据送到DBUS。 IREN：将程序存储器EM 读出的数据打入指令寄存器IR 和微指令计数器uPC。 EINT：中断返回时清除中断响应和中断请求标志，便于下次中断。 ELP：PC 打入允许，与指令寄存器的IR3、IR2位结合，控制程序跳转。 MAREN：将数据总线DBUS 上数据打入地址寄存器MAR。 MAROE：将地址寄存器MAR 的值送到地址总线ABUS 上。 OUTEN：将数据总线DBUS 上数据送到输出端口寄存器OUT 里。 STEN：将数据总线DBUS 上数据存入堆栈寄存器ST 中。RRD：读寄存器组R0-R3，寄存器R?的选择由指令的最低两位决定。 RWR：写寄存器组R0-R3，寄存器R?的选择由指令的最低两位决定。 CN：决定运算器是否带进位移位，CN=1 带进位，CN=0 不带进位。 FEN：将标志位存入ALU内部的标志寄存器。 X2、X1、X0 三位组合来译码选择将数据送到DBUS 上的寄存器。
八位乘法器VHDL及功能模块说明
EDA课程设计报告 实验名称：八位乘法器
目录 一.引言 1.1 EDA技术的概念?? 1.2 EDA技术的特点?? 1.3 EDA设计流程?? 1.4 VHDL介绍?? 二．八位乘法器的设计要求与设计思路??2.1 设计目的?? 2.2 设计要求?? 三．八位乘法器的综合设计?? 3.1 八位乘法器功能?? 3.2 八位乘法器设计方案?? 3.3 八位乘法器实体设计?? 3.4 八位乘法器VHDL设计?? 3. 5八位乘法器仿真图形?? 心得体会?? 参考文献??
一、引言 1.1 EDA技术的概念 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。 1.2 EDA技术的特点 利用EDA技术进行电子系统的设计，具有以下几个特点：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。因此，EDA技术是现代电子设计的发展趋势。 1.3 EDA设计流程 典型的EDA设计流程如下: 1、文本/原理图编辑与修改。首先利用EDA工具的文本或图形编辑器将设计者的设计意图用文本或图形方式表达出来。 2、编译。完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合做准备。 3、综合。将软件设计与硬件的可实现性挂钩，是将软件转化为硬件电路的关键步骤。 4、行为仿真和功能仿真。利用产生的网表文件进行功能仿真，以便了解设计描述与设计意图的一致性。 5、适配。利用FPGA/CPLD布局布线适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配臵、逻辑分割、逻辑优化、布局布线。适配报告指明了芯片内资源的分配与利用、引脚锁定、设计的布尔方程描述情况。
乘法器课程设计
摘要：基于VHDL的数字系统设计具有设计技术齐全、方法灵活、支持广泛等优点,同时也是EDA技术的重要组成部分.文章用VHDL语言设计了左移法和进位节省法实现的两种组合乘法器,通过功能仿真,对两种乘法器的性能进行了比较,从而得知后者的传输延迟时间小,即速度较快.通过设计实例,介绍了利用VHDL语言进行数字系统设计的方法. 关键词：VHDL语言左移法进位节省法 Abstract:Digital system design based on VHDL has complete design techniques, methods, the advantages of flexible and wide support, at the same time also is the important component of the EDA technology. The article using VHDL language to design the left shift method and carry save method to realize the combination of two kinds of multiplier, through the function simulation, compares the performance of the two kinds of multiplier, which the latter's small transmission delay time, namely fast. Through the design example, introduced the method of using VHDL language to design digital system. Keywords:VHDL language ，left shift method ，carry save method
计算机组成原理第四版课后习题答案完整版
第一章 1．比较数字计算机和模拟计算机的特点 解：模拟计算机的特点：数值由连续量来表示，运算过程是连续的； 数字计算机的特点：数值由数字量（离散量）来表示，运算按位进行。 两者主要区别见P1 表1.1。 2．数字计算机如何分类？分类的依据是什么？ 解：分类：数字计算机分为专用计算机和通用计算机。通用计算机又分为巨型机、大型机、 中型机、小型机、微型机和单片机六类。 分类依据：专用和通用是根据计算机的效率、速度、价格、运行的经济性和适应性来划分的。 通用机的分类依据主要是体积、简易性、功率损耗、性能指标、数据存储容量、 指令系统规模和机器价格等因素。
3．数字计算机有那些主要应用？ （略） 4．冯. 诺依曼型计算机的主要设计思想是什么？它包括哪些主要组成部分？ 解：冯. 诺依曼型计算机的主要设计思想是：存储程序和程序控制。 存储程序：将解题的程序（指令序列）存放到存储器中； 程序控制：控制器顺序执行存储的程序，按指令功能控制全机协调地完成运算任务。 主要组成部分有：控制器、运算器、存储器、输入设备、输出设备。 5．什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？ 解：存储容量：指存储器可以容纳的二进制信息的数量，通常用单位KB、MB、GB来度量，存储容 量越大，表示计算机所能存储的信息量越多，反映了计算机存储空间的大小。 单元地址：单元地址简称地址，在存储器中每个存储单
元都有唯一的地址编号，称为单元地 址。 数据字：若某计算机字是运算操作的对象即代表要处理的数据，则称数据字。 指令字：若某计算机字代表一条指令或指令的一部分，则称指令字。 6．什么是指令？什么是程序？ 解：指令：计算机所执行的每一个基本的操作。 程序：解算某一问题的一串指令序列称为该问题的计算程序，简称程序。 7．指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？ 解：一般来讲，在取指周期中从存储器读出的信息即指令信息；而在执行周期中从存储器中读出的 信息即为数据信息。 8．什么是内存？什么是外存？什么是CPU？什么是适配器？简述其功能。
定点补码一位乘法器方案
个人资料整理仅限学习使用 课程设计报告 课程设计名称：计算机组成原理课程设计 课程设计题目：定点补码一位乘法器的设计 院<系）：计算机学院 专业：计算机科学与技术 班级： 学号： 姓名： 指导教师： 完成日期：2018年1月15日
目录第1章总体设计方案1 1.1设计原理1 1.2设计思路2 1.3设计环境4 第2章详细设计方案5 2.1顶层方案图的设计与实现5 2.1.1创建顶层图形设计文件5 2.1.2器件的选择与引脚锁定6 2.2功能模块的设计与实现7 2.2.1求补电路模块的设计与实现7 2.2.2 控制电路模块的设计与实现8 2.2.3选择器模块的设计与实现10 第3章编程下载与硬件测试12 3.1编程下载12 3.2硬件测试及结果分析12 参考文献14 附录<电路原理图）15
第1章总体设计方案 1.1设计原理 <1）用[X]补×[Y]补直接求[X×Y]补 讨论当相乘的两个数中有一个或二个为负数的情况，在讨论补码乘法运算时，对被乘数或部分积的处理上与原码乘法有某些类似，差别仅表现在被乘数和部分积的符号位要和数值一起参加运算。 若[Y]补=Y0Y1Y2…Yn 当Y0为1时，则有Y=－1＋Yi×2-i 故有X×Y=X×Yi×2-1－X当Y为负值时，用补码乘计算[X×Y]补，是用[X]补乘上[Y]补的数值位，而不理[Y]补符号位上的1，乘完之后，在所得的乘积中再减X，即加－[X]补。实现补码乘法的另一个方案是比较法，是由BOOTH最早提出的，这一方法的出发点是避免区分乘数符号的正负，而且让乘数符号位也参加运算。技巧上表现在分解乘数的每一位上的1为高一位的一个+1和本位上的一个-1：X×Y=X×<－1＋Yi×2i）<逐项展开则得）=X×[－Y0＋Y1×2-1＋Y2×2-2＋…＋Yn×2-n]=X×[－Y0＋(Y1－Y1×2-1>＋(Y2×2-1－Y2×2-2>＋…＋(Yn×2-(n-1>－Yn×2-n>]<合并相同幂次项得）=X×[(Y1－Y0>＋(Y2－Y1> ×2-1＋…＋(Yn－Yn-1> ×2-(n-1>＋(0－Yn> ×2-n]=X×
定点补码一位乘法器的设计与实现
课程设计报告 课程设计名称：计算机组成原理课程设计 课程设计题目：定点补码一位乘法器的设计与实现 院（系）：计算机学院 专业：计算机科学与技术 班级： 学号： 姓名： 指导教师： 完成日期：2012年1月13日
目录 第1章总体设计方案 (1) 1.1设计原理 (1) 1.2设计思路 (1) 1.3设计环境 (2) 第2章详细设计方案 (3) 2.1顶层方案图的设计与实现 (3) 2.1.1创建顶层图形设计文件 (3) 2.1.2器件的选择与引脚锁定 (4) 2.1.3编译、综合、适配 (5) 2.2功能模块的设计与实现 (5) 2.2.1 取补模块的设计与实现 (5) 2.2.2选择器模块的设计与实现 (7) 2.2.3 乘数补码移位寄存器模块的设计与实现 (11) 2.2.4 部分积移位寄存器模块的设计与实现 (13) 2.3仿真调试 (14) 第3章编程下载与硬件测试 (16) 参考文献 (17) 附录（电路原理图） (18)
第1章总体设计方案 1.1 设计原理 在计算两个补码相乘时，可以通过Booth算法来实现定点补码一位乘的功能。布斯(Booth)算法采用相加和相减的操作计算补码数据的乘积，Booth算法对乘数从低位开始判断，根据后两个数据位的情况决定进行加法、减法还是仅仅进行移位操作。讨论当相乘的两个数中有一个或二个为负数的情况，在讨论补码乘法运算时，对被乘数或部分积的处理上与原码乘法有某些类似，差别仅表现在被乘数和部分积的符号位要和数值一起参加运算。 Booth乘法规则如下： 假设X、Y都是用补码形式表示的机器数，[X]补和[Y]补=Ys.Y1Y2…Yn，都是任意符号表示的数。比较法求新的部分积，取决于两个比较位的数位，即Yi+1Yi 的状态。 首先设置附加位Yn+1=0，部分积初值[Z0]补=0。 当n≠0时，判断YnYn+1， 若YnYn+1=00或11，即相邻位相同时，上次部分积右移一位，直接得部分积。若YnYn+1=01，上次部分积加[X]补，然后右移一位得新部分积。 若YnYn+1=10，上次部分积加[-X]补，然后右移一位得新部分积。 当n=0时，判YnYn+1(对应于Y0Y1)，运算规则同(1)只是不移位。即在运算的最后一步，乘积不再右移。 1.2 设计思路 首先要采用原码值输入，乘数和被乘数皆为8位。而且根据补码一位乘法运算规则：(1) 如果yn = yn+1，部分积[ zi ] 加0，再右移一位；(2) 如果yn yn+1 = 01，部分积加[ x ]补，再右移一位；(3) 如果yn yn+1 = 10，部分积加[ - x]补，再右移一位；这样重复进行n+1 步，但最后一步不移位。包括一位符号位，所得乘积为2n+1 位，其中n 为尾数位数。 设计一个二输入三选一选择器对可能的三种情况进行选择。当选择器中输入
quartus II 软件做4的位乘法器设计(vhdl 语言)
用quartus II 软件设计4位乘法器 1. 并行乘法的算法： 下面根据乘法例题来分析这种算法，题中M4，M3，M2，M1是被乘数，用M表示。N4，N3，N2，N1是乘数，用N表示 2.乘法模块 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity and4a is Port(a:in std_logic_vector(3 downto 0); en:in std_logic; r:out std_logic_vector(3 downto 0)); End and4a; Architecture behave of and4a is Begin Process(en,a(3 downto 0)) Begin If (en='1') then r<=a; Else r<="0000"; End if; End process; End behave;
3.加法模块 Library ieee; Use ieee.std_logic_1164.all; Entity ls283 is Port (o1,o2:in std_logic_vector(3 downto 0); res:out std_logic_vector(4 downto 0)); End ls283; Architecture behave of ls283 is Begin Process(o1,o2) Begin res<=('0'&o1)+('0'&o2); End process; End behave;
移位相加型8位硬件乘法器设计
合肥学院 课程设计报告 题目：移位相加型8位硬件乘法器 系别：电子信息与电气工程系 专业：通信工程 班级： 13通信工程（1）班 学号： 姓名： 导师：石朝毅 成绩： 2016年 6 月 11 日
移位相加型8位硬件乘法器设计 摘要 本次设计是基于时序结构的8位移位相加型乘法器,使用软件QuartusII进行仿真设计。完成此乘法器，我们需要首先设计该乘法器的组件，包括REGSHT模块、SREG8BT模块、AND8B模块和ADDER8BT模块，并对所有元件进行仿真，无误后可进行乘法器的设计。设计方法使用的是元件例化，具体原理是通过逐项相加来实现乘法功能，最终完成整体的VHDL程序设计并仿真。 关键词：时序；乘法器；元件例化
目录 第一章前言............................................ 错误!未定义书签。设计概述............................................. 错误!未定义书签。 问题提出与原理..................................... 错误!未定义书签。 设计需要........................................... 错误!未定义书签。第二章设计过程及结果.................................. 错误!未定义书签。设计思路............................................. 错误!未定义书签。 设计须知........................................... 错误!未定义书签。 基本步骤........................................... 错误!未定义书签。设计代码及仿真....................................... 错误!未定义书签。 元件REGSHT设计代码及仿真结果...................... 错误!未定义书签。 元件SREG8BT设计代码及仿真结果..................... 错误!未定义书签。 元件AND8B设计代码及仿真结果....................... 错误!未定义书签。 元件ADDER8BT设计代码及仿真结果.................... 错误!未定义书签。 总模块设计代码及仿真结果........................... 错误!未定义书签。第三章总结............................................ 错误!未定义书签。致谢................................................... 错误!未定义书签。
定点原码一位乘法器讲课教案
定点原码一位乘法器
沈阳航空工业学院 课程设计报告 课程设计名称：计算机组成原理课程设计 课程设计题目：定点原码一位乘法器的设计 院（系）：计算机学院 专业：计算机科学与技术 班级： 学号： 姓名： 指导教师： 完成日期：
目录 第1章总体设计方案 (1) 1.1设计原理 (1) 1.2设计环境 (2) 第2章详细设计方案 (4) 2.1顶层方案图的设计与实现 (4) 2.1.1创建顶层图形设计文件 (4) 2.1.2器件的选择与引脚锁定 (5) 2.2第二层模块的设计与实现 (7) 2.3功能模块的设计与实现 (7) 2.3.1移位模块的设计与实现 (7) 2.3.2 乘数移位模块的设计与实现 (10) 2.3.3选择模块的设计与实现 (12) 2.3.4 控制模块的设计与实现 (13) 2.3.5 其他模块的设计与实现 (15) 2.4仿真调试 (16) 第3章编程下载与硬件测试 (19) 3.1编程下载 (19) 3.2硬件测试及结果分析 (19) 参考文献 (20) 附录（电路原理图） (21)
第1章总体设计方案 1.1 设计原理 原码一位乘，两个原码数相乘，其乘积的符号为相乘两数符号的异或值，数值则为两数绝对值之积。 例：X=0.1100，Y=0.1110，计算乘积X*Y。 0.1100 * 0.1110 0000 1100 1100 1100 0.10101000 在计算时，逐次按乘数每1位上的值是1还是0，决定相加数取被乘数的值还是取零值，而且相加数逐次向左偏移1位，最后一起求积。 由于在计算机内多个数据一般不能同时相加，一次加法操作只能求出两数之和，因此每求得一个相加数，就与上次部分积相加每次计算时，相加数逐次向左偏移一位，由于最后的乘积位数是乘数（被乘数）的两倍，因此加法器也需增到两倍。部分积右移时，乘数寄存器同时右移一位，所以用乘数寄存器的最低位来控制相加数取被乘数或零，同时乘数寄存器接收部分积右移出来的一位，完成运算后，部分积寄存器保存乘积的高位部分，乘数寄存器中保存乘积的低位部分。
四川大学数电课程设计(四位二进制无符号数乘法器 ).
数字电子技术基础课程设计报告 学院电气信息学院 专业 姓名 学号 设计题目四位二进制无符号数乘法器
目录 1设计任务描述 (1) 1.1设计描述 (1) 1.2设计概述 (1) 2通用器件实现 (1) 2.1方案一与门和全加器组合逻辑电路 (1) 2.1.1设计思路 (1) 2.1.2仿真测试 (2) 2.1.3优缺点分析 (3) 2.2方案二多种通用集成芯片组合逻辑电路 (3) 2.2.1设计思路 (3) 2.2.2仿真测试 (5) 2.2.3优缺点分析 (7) 3使用硬件描述语言——Verilog实现 (7) 3.1设计目的 (7) 3.2设计要求 (7) 3.3硬件语言描述 (7) 3.4BASY2板结果附图 (9) 4结论与心得体会 (11) 4.1结论 (11) 4.2心得体会 (11)
1设计任务描述 1.1设计描述 设计一个乘法器，实现两个四位二进制数的乘法。两个二进制数分别是被乘数3210A A A A 和乘数3210B B B B 。被乘数和乘数这两个二进制数分别由高低电平给出。乘法运算的结果即乘积由电平指示灯显示的二进制数。做到保持乘积、输出乘积，即认为目的实现，结束运算。 1.2设计概述 4位二进制乘法器在实际中具有广泛应用。它是一些计算器的基本组成部分，其原理适用于很多计算器和大型计算机，它涉及到时序逻辑电路如何设计、分析和工作等方面。通过此电路更深刻的了解时序逻辑部件的工作原理，从而掌握如何根据需要设计满足要求的各种电路图，解决生活中的实际问题，将所学知识应用于实践中。 2通用器件实现 2.1方案一与门和全加器组合逻辑电路 2.1.1设计思路手动实现两个四位二进制乘法的计算，应为以下过程： 1 23456781 2341234111100011 10111010 0001 10110111 101C C C C C C C C A A A A B B B B 设乘数为1234A A A A (下标数字大则为高位),被乘数为1234B B B B ，使乘数从低位到高位依次与被乘数相乘，得到四个四位二进制加数，再依次对四个加数错位相加，得到八位的二进制的乘法运算结果。 依次算法，两个四进制乘数由8个单刀双掷开关接地（低电平0）和接5V（高电平1）进行输入，乘数A 从低位到高位依次与被乘数B 相乘过程可用二输入与门实现，共得到四个加数16个与运算结果，乘数最低位1A 与被乘数作与运算的四位结果的最低位即是乘法运算结果的最低位1C ；依次用三个四位全加器对四个加数进行全加运算，运算时输入两个四位二进制数，输入进位信号接地为0，低级的全加器的运算结果进位信号作为与下一个加数进行全加运算的被加数的最高位，四位全加运算结果的最低位作为输出结果，并从低到高位的依次输出432C C C 、、，最后一个全加器运算过后得到进位信号是八位二进制计算结果的最高位8C ，剩余的高三位输出分别为567C C C 、、，将8位输出结果直接在通过电阻到地保护的发光二极管表示。
乘法器的设计
物理与电子工程学院集成电路设计课程论文题目：乘法器的研究 学生姓名：XXX 指导教师：XXX 201X年XX月XX日
乘法器 摘要：乘法器，其基础就是加法器结构，它已经是现代计算机中必不可少的一部分。 乘法器的模型就是基于“移位和相加”的算法。本文讨论基本的阵列乘法器，以及产生部分 积和最终求和。 关键词：全加器，半加器，阵列。 引言： 乘法运算非常耗费硬件面积并且速度很慢，许多计算问题解决的快慢受乘法器电 路工作速度的约束，因此在现代高级的数字信号处理器和微处理器中都集成了硬件乘法单 元。并且乘法器在当今数字信号处理以及其他诸多应用领域中起着十分重要的作用。随着科 学技术的发展，许多研究人员已经开始试图设计一类拥有更高速率和低功耗，布局规律占用 面积小，集成度高的乘法器。这样，就能让它们更加适用于高速率，低功耗的大规模集成电 路的应用当中。通常的乘法计算方法是添加和位移的算法。在并行乘法器当中，相加的部分乘积的数量是主要的参数。它决定了乘法器的性能。为了减少相加的部分乘积的数量，修正 的Booth 算法是最常用的一类算法。但是，随着并行化的增多，大量的部分乘积和中间求和 的增加，会导致运行速度的下降。不规则的结构会增加硅板的面积，并且由于路由复杂而导 致中间连接过程的增多继而导致功耗的增大。另一方面串并行乘法器牺牲了运行速度来获得 更好的性能和功耗。因此，选择一款并行或串行乘法器实际上取决于它的应用性质。 主体 1.1.1二进制乘法定义 考虑两个无符号二进制数X 和Y ，X 为M 位宽，Y 为N 位宽，将它们用下列二进制数形 式表达 i 1 -M 0i i 2X X ∑== （1.1） j 1 -N 0j j 2Y Y ∑== （1.2） 其中i X 和j Y 为0或者1，那么X 和Y 的乘法运算定义如下 Z=X ×Y= k 1 -N M 0k k 2Z ∑+= =（i M i i X 210∑-=）（j 1-N 0j j 2Y ∑=）=∑∑=-=+???? ??1-M 0i 10j 2N j i j i Y X （1.3） 我们先来看一下手工是如何进行二进制乘法运算的。如图1-1所示，被乘数与乘数的第一个 位相乘（实际为“与”操作）产生积，并且根据乘数相应位的位置对部分积进行左移（例如， 被乘数与乘数的第0位相乘，则不移位；与第一位相乘，部分积左移1位，以此类推），最 终将所有的部分积相加得到乘法运算的结果。M 位被乘数与N 位乘数相乘得到的乘积是 M+N 位的。 1.1.2部分积生成
EDA课程设计报告_-_5位整数乘法器设计
有符号5位整数乘法器设计与制作 1.课程设计的性质、目的和任务 (1) 2.题目要求 (1) 3.设计步骤 (2) 3.1整体原理框图： (2) 3.2乘法器整体电路原理图： (2) 3.3输入模块： (2) 3.4运算模块： (3) 3.5显示控制模块： (6) 3.6显示模块： (7) 4.整体仿真 (12) 5.调试中遇到的问题及解决的方法 ........................................ 错误！未定义书签。 6.心得体会................................................................................... 错误！未定义书签。 7.建议：....................................................................................... 错误！未定义书签。 1.课程设计的性质、目的和任务 创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。 通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。 2.题目要求 设计一个两个5位数相乘的乘法器。用发光二极管显示输入数值，用7段显示器显示十进制结果。乘数和被乘数分两次输入。在输入乘数和被乘数时，要求显示十进制输入数据。输入显示和计算结果显示，采用分时显示方式进行，可参见计算器的显示功能
基于模拟乘法器MC1496的混频器设计
基于模拟乘法器MC1496的混频器设计
摘要 集成模拟乘法器是完成两个模拟量（电压或电流）相乘的电子器件。在高频电子线路中，振幅调制、同步检波、混频、倍频、鉴频等调制与解调的过程均可视为两个信号相乘的过程，而集成模拟乘法器正是实现两个模拟量，电压或电流相乘的电子器件。采用集成模拟乘法器实现上述功能比用分立器件要简单得多，而且性能优越，因此集成模拟乘法器在无线通信、广播电视等方面应用较为广泛。 混频器在通信工程和无线电技术中，应用非常广泛，在调制系统中，输入的基带信号都要经过频率的转换变成高频已调信号。在解调过程中，接收的已调高频信号也要经过频率的转换，变成对应的中频信号。特别是在超外差式接收机中，混频器应用较为广泛，混频电路是应用电子技术和无线电专业必须掌握的关键电路。 Matlab是一种电子技术界应用广泛的优秀科学计算软件，大量应用于算法开发、数据可视化、数据分析以及数值计算的高级技术计算语言和交互式环境。主要内容是基于MC1946的混频器应用设计与仿真，阐述混频器基本原理，并在Matlab中实现各信号波形的仿真。 关键词：MC1496模拟乘法器，混频器，Matlab
DESING OF MIXER BASED ON THE ANALOG MULTIPLIER MC1496 Abstract Integrated analog multiplier is to complete two analog multiplication electronics (voltage or current) In high frequency electronic circuit, amplitude modulation, synchronous detection, mixing, times frequency, frequency modulation and demodulation process can be regarded as the multiplication of two signals process, and integrated analog multiplier is the realization of two analog, voltage or current multiplication of electronic devices. The function is realized by using integrated analog multiplier is much simpler than with a discrete device, and superior performance, therefore integrated analog multiplier in wireless communication, radio and television are more widely application. Mixer in communication engineering and electronic technology, are widely applied in modulation system, the input of the baseband signal through frequency conversion into high frequency modulated signals. In the process of demodulation, receive the high frequency signal is modulated by frequency conversion, into the corresponding intermediate frequency signals. Especially in a superheterodyne receiver, which has been widely applied mixer, mixing circuit is a professional application of electronic technology, and radio must master the key circuit. Matlab is an electronic technology widely used mathematical software, a large number of used in algorithm development, data visualization, data analysis and numerical calculation of senior technical computing language and interactive environment. Main content is based on the MC1946 mixer application design and simulation, the basic principle of mixer, and realize the signal waveform in the Matlab simulation. Key Words: MC1496 analog multiplier, mixer, Matlab