Protel原理图PCB到Cadence的数据转换
Protel原理图PCB到Cadence的数据转换
Date: 2008/ 04 / 25
Author:周曙光
Version: v16.x
Keywords:数据转换AD6(Altium Designer 6)
Note: 任何两个EDA工具之间的数据转换都不是百分百的正确，都需要做一定修改。
随着PCB设计的复杂程度和高速PCB设计需求的不断增加，越来越多的PCB设计者、设计团队选择Cadence的设计平台和工具。但是，由于没有AD6数据到Cadence数据直接转换工具，长期以来如何将现有的基于AD6平台的设计数据转化到Cadence平台上来一直是处于平台转化期的设计者所面临的难题。
下面结合Cadence和Altium的PCB设计工具，提供一条比较合理的转换途径。
1、环境：转换中使用到的工具
a) Altium Designer 6
b) Cadence Capture CIS
c) Cadence Orcad Layout
d) Cadence PCB Editor
e) Cadence PCB Router(CCT)
2、Altium - AD6原理图到Cadence - Capture CIS
在Altium Designer 6原理图的转化上我们可以利用Altium Designer 6的Save Preject As来实现。通过这一功能我们可以直接将AD6的原理图转化到Capture CIS中。
然后直接保存为*.dsn文件。
注意事项：
这里，我们仅提出几点通过实践总结出来的注意事项。
a)封装信息
AD6在输出Capture DSN文件的时候，没有输出封装信息，在Capture中我们会看到所以元件的PCB Footprint属性都是空的。这就需要我们手工为元件添加封装信息，这也是整个转化过程中最耗时的工作。在添加封装信息时要注意保持与AD6 PCB设计中的封装一致性，以及Cadence在封装命名上的限制。
例如一个电阻，在AD6中的封装为AXIAL0.4，在后面介绍的封装库的转化中，将被修改为AXIAL04，这是由于Cadence不允许封装名中出现“.”；再比如DB9接插件的封装在AD6中为DB9RA/F，将会被改为DB9RAF。因此我们在Capture中给元件添加封装信息时，要考虑到这些命名的改变。当然，如果自己有一些标准的Cadence的PCB封装库，也可以直接输入对应的封装库名称。只是需要注意的就是在后面要导入器件的位置信息的时候，需要把AD6中的PCB封装名称修改为Cadence的PCB封装名称。当然两个软件中封装库的原点应该是一致的，否则后面导入PCB Editor时候，器件不在原来的位置。
b)原始设计要规范
AD6的原理图应该要规范，保证导出之后的错误尽可能的少，譬如，网络的连线最好不要直接连接到pin管脚，应该来出来一段线之后再去连接其他管脚。还有电源地符号，最好在AD6中引出一段线再接。
c)管脚信息
一些器件的隐藏管脚或管脚号在转化过程中会丢失，需要在Capture中使用库编辑的方法添加上来。通常易丢失管脚号的器件时电阻电容等离散器件。
d)层次化设计中的问题
在层次化设计中，模块之间连接的总线需要在Capture中命名。即使在AD6中已经在父设计中对这样的总线命名了，还是要在Capture中重新来过，以确保连接。
e)一个封装对应几个部分的器件
对于一个封装中有多个部分的器件，要注意修改其位号。例如一个74ls00，在AD6中使用其中的两个门，位号为U8A，U8B。这样的信息在转化中会丢失，需要重新添加。基本上注意到上述几点，借助AD6，我们就可以将AD6的原理图转化到Capture中。进一步推广，这也为现有的AD6原理图符号库转化到Capture提供了一个途径。
导入Capture CIS之后的效果：
总之，我们在转换完成之后还需要检查一下，尽可能满足CIS的原理图设计要求。
3、Altium - AD6的PCB封装库到Cadence – PCB Editor的转换
长期使用Protel作PCB设计，我们总会积累一个庞大的经过实践检验的Protel封装库，当设计平台转换时，如何保留这个封装库总是令人头痛。这里，我们将使用Orcad Layout，和PCB Eeitor来完成这项工作。在这里，我推荐大家使用一个免费的库制作工具：Allegro 封装生成器0.08（FPM）,这个软件在https://www.sodocs.net/doc/b812578262.html,上可以去下载。这个免费软件可以生成几千个Allegro的封装库，满足我们大部分的需要，而且这个软件还有一个优点，它的封装库命名，都是按照国际标准-IPC 7531标准命名，我们任何一个PCB设计软件，都可以参考这个命名标准。所以，我们需要转换的库只是少部分了，只有那些形状异样的，需要我们从AD6转换到PCB Editor。
注意点：Allegro的建库，还需要建焊盘，所以工作量稍大。但有一点，繁琐的工作，是为我们的设计更严谨，不那么随意。
下图的虚线框中是Allegro封装库的一些内容：
Flash 是用在负片时候，过孔（当然包括通孔焊盘）与平面连接的形状，后缀名：*.fsm和*.dra。
Shape 是做异型焊盘用的，后缀名：*.ssm和*.dra。
上面两项是为了做一个焊盘。
通过Cadence的Cadence SPB 16.0->PCB Editor Utilities-> pad designer来设计一个*.pad。
有了pad文件，我们才可以去创建我们的封装。
*.psm和*.dra这是器件封装的后缀名。
*.bsm和*.dra这是Mechanical封装的后缀名。
*.osm和*.dra这是图框符号的后缀名。
在这里，把Cadence的封装介绍的详细点，主要是因为做设计，我们的库一定要标准，这样才能完成一个好的PCB。
AD6 to PCB Editor的封装转换步骤：
a) 在AD6中将PCB封装放置（可以一次将所有需要转换的全部放置上来）到一张空的PCB中，并将这个PCB文件用Protel PCB 2.8 ASCII的格式导出，File->Save As；
b) 使用Cadence的Orcad Layout软件，导入（import）这个Protel PCB 2.8 ASCII文件并保存（.max）；
Import->Protel PCB，选择我们刚才导出的PCB文件：
c) 使用Cadence的PCB Editor将生成的Layout .max文件import为Allegro的.brd文件；
d) 在PCB Editor里，把新生成的.brd文件打开，选择顶层菜单的Tools>Padstack>Modify Design Padstack，此时会在Options标签页里面看见当前pad的名称和数量（从24.pad开始逐一增加）。逐一选择一种，点选”Edit”，激活Padstack Designer对选中的.pad进行编辑。
e) 对于表贴pad，首先查看Layers标签页，检查此Pad是否已经存在库中或可以用库中已经存在的.pad替换， 用Tools->Padstack->Replace命令去替换焊盘。如果没有，那么就需要修改：
① Parameters标签页中Type选项由”Blind/Buried”改为”Single项”；
② Unit 部份：Units 选择Mils，Decimal places 输入0，表示使用单位为mil，
小数点后没有小数，即为整数；
③ Layers标签页中，删除Top～Bottom之间除Default Internal层之外其他的所有层；调整顶层的Regular Pad、Thermal Relief（比Regular Pad大6Mil） 、Anti Pad（比Regular Pad大6Mil）；Soldermask_Top层的Regular Pad（比Top层Regular Pad大6Mil）；Pastemask_Top层的Regular Pad（同Top层Regular Pad），确认其他不用层的数据为”Null”；(对于表贴pad，只需要设置Top、Soldermask_Top和Pastermask_Top三层即可)
④ 按照.pad文件的命名格式对新建立的这个pad进行保存，保存在环境变量里设置的allegro识别的路径内。Setup->User Preferences；
⑤ 选择顶层菜单的Tools> Padstack>Replace，点选刚刚修改的Pad，此时在Options标签
页的Old选项里面里会出现未改之前的Pad名称；再点击New选项后面的按钮，选择新建立的Pad，最后点击下方的Replace按钮，完成对此Pad的更新。
对于过孔的pad，首先查看Layers标签页，检查此Pad是否已经存在库中或可以用库中已经存在的.pad替换, 用Tools->Padstack->Replace命令去替换焊盘。如果没有，那么就需要修改：
① 确认Parameters标签页中Type选项为”Through”(或者定义为”Blind/Buried”视设计需要而定)；
② Unit 部份：Units 选择Mils，Decimal places 输入0，表示使用单位为mil，小数点后没有小数，即为整数；
③ Layers标签页中，删除Top～Bottom之间除Default Internal层之外其他的所有层；调整顶层的Regular Pad、Thermal Relief（比Regular Pad大10Mil） 、Anti Pad（比Regular Pad 大10Mil）；复制Top层信息并且Copy to all ，即可设定Top、Default Internal和Bottom这3层；调整Soldermask_Top层的Regular Pad（比Top层Regular Pad大6Mil）并复制到Soldermask_Bottom层；（对于过孔pad，不需要设置Pastermask_Top层）
④ 按照.pad文件的命名格式对新建立的这个pad进行保存，保存在环境变量里面设置的allegro识别的路径内；
⑤ 选择顶层菜单的Tools> Padstack>Replace，点选刚刚修改的Pad，此时在Options标签页的Old选项里面里会出现未改之前的Pad名称；再点击New选项后面的按钮，选择新建立的Pad，最后点击下方的Replace按钮，完成对此Pad的更新。
f) 按照上面（e）项的方式将所有pad替换完成；
注：由于PCB Editor每生成一次库文件的时候，其.pad文件的名称都是从24.pad开始依次增加直至所有的pad输出完毕。如果进行2次或多次库文件生成操作，后面的操作产生的.pad 文件（从24.pad开始的）会覆盖前面的.pad文件从而导致在调用前面生成的库文件.dra时出现焊盘被更换的情况，所以在导出之后需要从.dra文件中重新建立.pad文件并将.dra中的pad用新生成的.pad文件replace才能保证库的正确使用！在这里我建议大家还是安装IPC标准为我们的焊盘命名，保证各个EDA工具统一，也保证我们设计团队的统一。
g) 接下来，我们使用PCB Editor的Export->libraries功能将封装库*.dra、*.psm等，焊盘库*.pad输出出来，再经过h）操作，将ref等加上就完成了AD6封装库到PCB Editor转化；
h) A D6中的”Designator”转换为PCB Editor里Components 下Ref Des的Silkscreen_Top和Display_Top这2层；”Comment”转换为Geometry下Part Geometry的Silkscreen_Top和Display_Top这2层。此时将2个”Designator”与2个”Comment”删除(如果没有，不关注它)，并在Ref Des的Silkscreen_Top层添加”REF”，在Device Type的Silkscreen_Top层添加”DEV”；
重点说明：位号REF必须是手动添加，软件转换的时候，这个属性丢失。
i) File>Save as按照元器件命名规则生成*.dra文件并保存至allegro元件库目录下；
j) File>Create Symbol生成*.psm文件并保存至*.dra的同一目录下。
至此AD6元器件导入PCB Editor的过程全部结束，在PCB Editor里面可以对新生成的库文件进行调用。在PCB Editor中通过*.pad文件组织*.dra文件，通过*.dra文件生成*.psm 等文件后才能对元器件进行调用，所以在元件的使用过程中要注意各个部分的对应关系避免出现*.pad的错误调用等不匹配现象的发生。
注意：库转换过程中，器件的原点不要去修改，如果修改，后面导入位置信息的时候，器件就会不在原来的位置。
4、AD6的PCB设计文件到PCB Editor中的转换
有了前面两步转换原理图和PCB封装库，我们可以进行AD6到PCB Editor的PCB转换了。这个转化过程更确切的说是一个设计重现过程，我们将在PCB Editor中重现AD6的PCB的布局和布线。
当然前面说过了可以从AD6另存为Protel PCB 2.8 ASCII的格式的PCB,然后从ORCAD Layout中Import这个PCB，save成一个*.max文件，再从PCB Editor中Import生成的*.max，存成一个*.brd文件。但这种方法转换的PCB不能和原理图(CIS原理图)同步，所以意义不是很大。
1传网表
把转换好的原理图（添加了封装信息之后的原理图），生成PCB Editor格式的网表传递到*.brd文件中。
这个过程主要是把我们的封装信息和网络信息以网表的形式传递给PCB软件。生成一个brd文件。
2重现布局
在AD6中输出Place & Pick文件，这个文件中包含了完整的器件位置，旋转角度和放置层的信息。输出格式用text格式，单位用imperial；
输出生成的Pick Place for xxx.txt文件，把有用的信息提取，生成一个cadence的PCB Editor软件认识的位置信息文件（如：place_txt.txt）；
其中位号、X轴、Y轴、旋转角度、器件放置是top层还是bottom层，都可以从AD6输出的文件Pick Place for xxx.txt中提取，器件放在top不需要添加信息，放botoom层需要添加“m”。这些操作都可以通过UltraEdit来进行。封装名称由于AD6和PCB Editor中命名不同，我们可以通过批量替换的方式去替换，这个需要我们建立一张封装对应表格。
在这里，我用一个批量替换的软件，可以来做这个批量替换的工作。节省我们修改封装名称的时间。
我们通过修改，生成为PCB Editor能读入的Place_txt.txt文件（位置信息文件）。刚才从CIS导入网表后，生成的brd文件中，导入这个Place_txt.txt文件，我们就可以得到布局了。这步导入的时候，必须保证库是正确。
注意：这里需要保证我们的AD6中和PCB Editor中的库坐标原点是一致的。
在PCB Editor中导入位置信息文件Place_txt.txt。会把器件摆放到相对应的位置。
导入后，器件会自动摆放到相应的和AD6对应的位置。至于板卡的外框，可以通过AD6输出DXF格式，在PCB Editor中导入DXF，来直接引用，也可以重新画。保存为一个brd 文件，如：max.brd。
导入AD6板卡的外框，通过DXF文件
在AD6软件中，我们打开PCB，save as我们的PCB文件
保存为DXF文件。
注意：存成DXF格式，然后单位一定要是Imperial，如果是存成米为单位，在PCB Editor 中，没有对应的尺寸，到时候不好转换。
在PCB Editor中，我们导入DXF文件之前，我们需要设计参数。
新建一个brd文件，这个时候设置参数：主要是与AD6输出的时候单位一致。
在PCB Editor中，file->import->dxf：
注意尺寸是INCH，导入AD6输出的DXF文件，编辑层对应。
选择我们需要的外框对应的层，与PCB Editor中的层去对应。对应到board geometry的outline。
导入后，接着输出sub-drawing。在file->export->sub-drawing，然后，用鼠标框选我们需要的外框，输入原点坐标，比如输入：x 0 0。也可以直接点击板卡的左下角，确定原点坐标，弹出一个对话框，存好sub-drawing文件。
重新打开开始我们存好的max.brd文件。
导入有外框的sub-drawing文件。
File->import->sub-drawing，导入刚才存的standard.clp文件。
这时候，外框就导入到我们的brd文件中，把外框放置与AD6文件一致的位置。
3重现布线
布线信息的恢复，要使用PCB Router(CCT)作为桥梁。首先，从AD6中输出包含布线信息的PCB Router(CCT) DSN文件。
AD6中File->Save as 存成一个Specctra Design File（*.dsn）文件。
对于这个DSN文件我们要注意以下2点：
a）AD6中的层命名与Allegro中有所区别，要注意使用文本编辑器(UltraEdit)作适当的批量替换，例如AD6中顶层底层分别为Toplayer和Bottomlayer，而在Allegro中这两层曾称为TOP和BOTTOM；当然其他布线层也要和brd中的层名称对应。
b）注意在*.dsn文件中查看过孔的定义，并添加到Allegro的规则中。
这里的Via0_TB_RoutingVias需要替换为PCB Editor中对应的过孔名称，如下面例子：VIA。
Editor中设置过孔类型：
PCB
manager，在Physical项中；
Setup->Constraints->Constraint
这两点关系到后面的brd文件是否能导入布线文件，很关键。
打开Cadence的PCB Router软件，导入*.dsn文件；
打开DSN文件，我们看到布线好的pcb，输出布线文件，如：max.rte。
打开PCB Editor软件，打开刚才前面布局好的max.brd文件。从PCB Editor中，进入PCB Router（cct）软件。
在CCT中，导入布线文件。
导入完成，退出PCB Router(CCT),会询问是否保存布线文件。
这时，退回到PCB Editor界面，如果布线显示，则OK了。如果没有走线信息，需要我们导入刚才保存的max.ses文件。
File->Import->Router；选择max.ses文件，导入PCB文件，生成max.brd文件。
至此，我们完成了从AD6导入Cadence平台的转换。
如果您有好的设计小技巧，或者有疑问，请编写文档发给我。周曙光 zhoushg@https://www.sodocs.net/doc/b812578262.html, 我有好的文档，会及时给您发过来。
OrCAD Capture CIS Cadence原理图绘制
OrCADCaptureCIS(Cadence原理图绘制) 1,打开软件........................................ 2，设置标题栏..................................... 3，创建工程文件................................... 4,设置颜色........................................ 2.制作原理库.......................................... 1,创建元件库...................................... 2，修改元件库位置，新建原理图封库................. 3，原理封装库的操作............................... 3.绘制原理图.......................................... 1.加入元件库，放置元件............................ 2.原理图的操作.................................... 3.browse命令的使用技巧 ........................... 4.元件的替换与更新................................ 4.导出网表............................................ 1.原理图器件序号修改.............................. 2.原理图规则检查.................................. 3.显示DRC错误信息................................ 4.创建网表........................................ 5.生成元件清单(.BOM)..................................
Cadence原理图绘制流程
第一章设计流程 传统的硬件系统设计流程如图1－1所示，由于系统速率较低，整个系统基本工作在集中参数模型下，因此各个设计阶段之间的影响很小。设计人员只需要了解本阶段的基本知识及设计方法即可。但是随着工艺水平的不断提高，系统速率快速的提升，系统的实际行为和理想模型之间的差距越来越大，各设计阶段之间的影响也越来越显著。为了保证设计的正确性，设计流程也因此有所变动，如图1－2所示，主要体现在增加了系统的前仿真和后仿真。通过两次仿真的结果来预测系统在分布参数的情况下是否能够工作正常，减少失败的可能性。 细化并调整以上原理图设计阶段的流 程，并结合我们的实际情况，原理图设计 阶段应该包括如下几个过程： 1、 阅读相关资料和器件手册 在这个阶段应该阅读的资料包括，系统的详细设计、数据流分析、各器件手册、器件成本等。 2、 选择器件并开始建库 在这个阶段应该基本完成从主器件到各种辅助器件的选择工作，并根据选择结果申请建库。 3、 确认器件资料并完成详细设计框图 为保证器件的选择符合系统的要求，在这一阶段需要完成各部分电路具体连接方式的设计框图，同时再次确认器件的相关参数符合系统的要求，并能够和其他器件正确配合。 4、 编写相关文档 这些文档可以包括：器件选择原因、可替换器件列表、器件间的连接框图、相关设计的来源（参考设计、曾验证过的设计等），参数选择说明，高速连接线及其它信息说明。 5、 完成EPLD 内部逻辑设计，并充分考虑可扩展性。
在编写相关文档的的同时需要完成EPLD内部逻辑的设计，确定器件容量及连接方式可行。 6、使用Concept-HDL绘制原理图 7、检查原理图及相关文档确保其一致性。 以上流程中并未包括前仿真的相关内容，在设计中可以根据实际情况，有选择的对部分重要连线作相关仿真，也可以根据I/O的阻抗，上升下降沿变化规律等信息简单分析判断。此流程中的各部分具体要求、注意事项、相关经验和技巧有待进一步完善。
Cadence从原理图到PCB
Cadence从原理图到PCB的流程图： 一．原理图 1．建立工程 2．绘制原理图 3. 生成网络表（Net List）： 在画板的时候需要导入网络表，在这之前可以为元件自动编号，在工程管理界面下选中.dsn文件，然后选Tools—Annotate;再进行DRC检测。DRC之后可以尝试去生成网络表了，在工程管理界面下，选Tools--Create Netlist， 二．PCB 1. 打开PCB Editor，在弹出的对话框中选择Allegro PCB Design GXL（legacy），然后点击Ok进入PCB编辑器。接下来就是利用向导建立电路板了，包括确定板子的大小、层数、形状等等参数。 File-new 在弹出的对话框中的Drawing Type选择Board（wizard），然后确定文件名，Browse存盘路径等，最后点Ok进入向导。
注意：板子的路径应该和前面生成网表的路径保持一致。 2．导入网络表 接上一个步骤，将网络表导入到刚建好的PCB中。 在此之前还有一个很重要的工作要做，就是指定PCB封装的路径。点击Setup--User Preferences，在弹出对话框中的Categories中选中Design_paths，分别为padpath和psmpath指定路径，即将PCB元件封装路径添加到padpath和psmpath中，以告知Allegro从指定的路径寻找封装。
元件的PCB封装需要自己做或是直接用别人做好的，封装准备好后往PCB 中导入网络表，点击File--Import--Logic，在Import directory中指定在原理图部分生成的网络表文件路径，其他设置使用默认值即可，点击Import Cadence即可导入网络表。 3.叠层设计，规则设定，布局布线 暂时简单描述下元件的放置，布局，布线，具体的叠层设计，设计规则等后面再详细补充
于博士Cadence视频教程原理图设计pdf
Cadence SPB 15.7 快速入门视频教程 的SPB 16.2版本 第01讲 - 第15讲：OrCAD Capture CIS原理图创建 第16讲 - 第26讲：Cadence Allegro PCB创建封装 第27讲 - 第36讲：Cadence Allegro PCB创建电路板和元器件布局 第37讲 - 第46讲：Cadence Allegro PCB设置布线规则 第47讲 - 第56讲：Cadence Allegro PCB布线 第57讲 - 第60讲：Cadence Allegro PCB后处理、制作光绘文件 第1讲 课程介绍，学习方法，了解CADENCE软件 1．要开发的工程 本教程以下面的例子来开始原理图设计和PCB布线 2．教程内容
3．软件介绍 Design Entry CIS：板级原理图工具 Design Entry HDL：设计芯片的原理图工具，板级设计不用 Layout Plus：OrCAD自带的PCB布线工具，功能不如PCB Editor强大 Layout Plus SmartRoute Calibrate：OrCAD自带的PCB布线工具，功能不如PCB Editor强大PCB Editor：Cadence 的PCB布线工具 PCB Librarian：Cadence 的PCB封装制作工具 PCB Router：Cadence 的自动布线器 PCB SI：Cadence 的PCB信号完整性信号仿真的工具 SigXplorer：Cadence 的PCB信号完整性信号仿真的工具 4．软件列表
5．开始学习Design Entry CIS 启动：Start/Cadence SPB 16.2/Design Entry CIS 启动后，显示下图： 里面有很多选项，应该是对应不同的License 本教程使用：OrCAD Capture CIS 我个人认为：Allegro PCB Design CIS XL是所有可选程序中，功能最强大的，但不知道，强在哪里；而且本教程的原理图文件可以使用上表中不同的程序打开 6．选择OrCAD Capture CIS，启动后显示下图
Cadence 原理图库设计
Cadence原理图库设计 一.工具及库文件目录结构 Cadence提供Part Developer库开发工具供大家建原理图库使用。 Cadence 的元件库必具备如下文件目录结构为： Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table) Sym_1:存放元件符号 Entity:存放元件端口的高层语言描述 Chips:存放元件的物理封装说明和属性 Part-table:存放元件的附加属性，用于构造企业特定部件 我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更直观可靠一些。 二.定义逻辑管脚 在打开或新建的Project Manager中，如图示，打开Part Developer。 然后出现如下画面， 点击Create New,下图新菜单中提示大家选择库路径，新建库元件名称及器件类型。
点击ok后，Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。 标量管脚在符号中有确定位置，便于检查信号与管脚的对应，但矢量管脚却可使原理图更简洁，适用于多位 总线管脚。 点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式（A1; 1A; 1A1）进行选择,一但选定，编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。 管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。 按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效，点击ADD即可加入新的管脚。 (注：不论是标量或矢量管脚，均可采用集体输入，如在Pin Names栏可输入A1-A8, 1C-16C)
Cadence Capture输出带属性的PDF原理图设置步骤
Cadence Capture 输出带属性的PDF 原理图设置步骤 作者：Myedacn 2016-01-06 1.准备工作 需要安装两个工具，一个是虚拟打印机，一个是脚本运行工具 1.1虚拟打印机安装 官方推荐Adobe Acrobat ，但是这个是需要购买授权的，所以推荐安装免费开源的工具PDFCreator ，可以从网上下载到该工具。https://www.sodocs.net/doc/b812578262.html,/可以下载到最新版本的软件。 按照提示进行安装，安装完成后，可以看到打印机列表里面多了一个虚拟打印机 记住这个打印机的名称，后面会用到。1.2安装脚本运行工具基于Adobe 、PostScript 及可移植文档格式（PDF ）的页面描述语言等而编译成的免费软件GhostScript 可以在官网下载到最新版本https://www.sodocs.net/doc/b812578262.html,/按照提示进行安装，安装完成后记住安装路径，比如：C:\Program Files (x86)\gs\gs9.09\bin\gswin32c.exe 后面会用到。2.修改配置文件 打开Cadence Capture 安装目录，比如： C:\Cadence\SPB_16.6\tools\capture\tclscripts\capUtils 找到文件：capPdfUtil.tcl 用文本编辑器打开此文件： 找到以下位置进行修改： set ::capPdfUtil::mPSDriver "PDFCreator " 把默认的Adobe 打印机修改为PDFCreator 修改打印机安装程序位置，红色字体位置所示 set ::capPdfUtil::mPSToPDFConverterList { { "PDFCreator " {{C:\Program Files\PDFCreator\PDFCreator.exe }/N /q /o M y e d a c n 出品
如何将altium designer的原理图和PCB转入cadence里
说明： 1）本教程适用于将altium designer的原理图和PCB转入cadence（分别对应capture CIS和allegro）里。对于protel 99se，可以将其先导入较新版本的AD里，再转入cadence中。 2）整个过程中使用的软件包括altium designer Summer 08，cadence16.6，orCAD10.3-capture(免安装精简版)，PADS9.3三合一完美精简版。其中，后面两个软件较小，便于下载。 3）原理图的转化路线是，从altium designer导出的.dsn文件，用orcad10.3-capture打开后，保存为cadence16.6可以打开的文件。因为较新版本的cadence不能直接打开AD转换出来的.dsn文件。如果你不是这些版本的软件，也可以参考本人的方法进行尝试。 4）pcb转化的顺序是，altium designer导出的文件，导入PADS9.3打开，然后导出.asc文件。随后利用allegro对pads的接口，将pads文件导入。 1. 原理图的导入 1.1选中原理图的项目文件，即.PRJPCB文件，右键-》save projec as，选择.dsn文件，输入要保存的文件名，保存。注意输入新的文件名的时候要把文件名的后缀手动改掉。 1.2打开orCAD10.3-capture文件夹下面的capture.exe（如果同一台电脑装了新版本的cadence，例如cadence16.6的话，环境变量中的用户变量会有冲突。具体地来说对于orCAD10.3来说，CDS_LIC_FILE的值必须是安装目录\orCAD10.3-capture\crack\license.dat。而对于cadence16.6来说，环境变量必须是5280@localhost。因此要使用orCAD10.3的话，必须将CDS_LIC_FILE 的值改掉，否则无法打开。等下使用cadence16.6，就必须将值改回来）。 1.3使用orCAD10.3将刚才保存的.dsn文件打开，并保存成project。 1.4 随后就可以使用新版本的cadence的capture CIS打开保存的文件（注意改环境变量中的用户变量CDS_LIC_FILE）。 2. PCB的导入 由于allegro可以根据已有的brd文件生成元器件的封装，因此将PCB导入allegro后使用者免于重新使用allegro绘制一遍封装。 1.1打开pads9.3，file-》new，按照默认配置建立一个文件，保存。 1.2file-》import，选中要转换的.pcb文件，打开，保存在C盘的PADS Projects文件夹下面。 （安装PADS9.3三合一完美精简版时会自动在C盘产生这个文件夹。） 1.3file-》export，将文件保存为.asc文件。接下来回弹出下图所示的对话框。注意要将.pcb
CADENCE从原理图到PCB步骤(精)
CADENCE从原理图到PCB步骤 一．原理图 1．建立工程 与其他绘图软件一样，OrCAD以Project来管理各种设计文件。点击开始菜单，然后依次是所有程序-- Allegro SPB 15.5--Design Entry CIS，在弹出的Studio Suite Selection对话框中选择第一项OrCAD_Capture_CIS_option with capture，点击Ok进入Capture CIS。接下来是File--New--Project，在弹出的对话框中填入工程名、路径等等，点击Ok进入设计界面。2．绘制原理图 新建工程后打开的是默认的原理图文件SCHEMATIC1 PAGE1，右侧有工具栏，用于放置元件、画线和添加网络等等，用法和Protel类似。点击上侧工具栏的Project manager（文件夹树图标）进入工程管理界面，在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库等等。 1）修改原理图纸张大小： 双击SCHEMATIC1文件夹，右键点击PAGE1，选择Schematic1 Page Properties，在Page Size 中可以选择单位、大小等； 2）添加原理图库： File--New--Library，可以看到在Library文件夹中多了一个library1.olb的原理图库文件，右键单击该文件，选择Save，改名存盘； 3）添加新元件： 常用的元件用自带的（比如说电阻、电容的），很多时候都要自己做元件，或者用别人做好的元件。右键单击刚才新建的olb库文件，选New Part，或是New Part From Spreadsheet，后者以表格的方式建立新元件，对于画管脚特多的芯片元件非常合适，可以直接从芯片Datasheet中的引脚描述表格中直接拷贝、粘贴即可（pdf格式的Datasheet按住Alt键可以按列选择），可以批量添加管脚，方便快捷。 4）生成网络表（Net List）： 在画板的时候需要导入网络表，在这之前原理图应该差不多完工了，剩下的工作就是查缺补漏。可以为元件自动编号，在工程管理界面下选中.dsn文件，然后选Tools—Annotate （注解），在弹出的对话框中选定一些编号规则，根据需求进行修改或用默认设置即可。进行DRC检测也是在生成网络表之前的一项重要工作，可以避免出现一些不必要的设计错误。DRC之后可以尝试去生成网络表了，还是在工程管理界面下，选Tools--Create Netlist，可以在弹出的对话框中选择网络表的存放路径，其他默认设置即可，生成网络表的过程中如果出错，可以通Windows--Session Log查看出错的原因，比如说有元器件忘了添加封装等。 5）更新元件到原理图： 当元件库中的某个元件修改后需要原理图也同步更新时，可以不必重新放置元件（万一有100个或更多该元件岂不是要疯了），在工程管理界面下，双击Design Cache文件夹，选中刚才修改的元件，右键单击选择Update Cache，一路yes下去即可将原理图中该元件全部更新。 6）一些细节： 画原理图时的放大和缩小分别是按键“i”（Zoom In）和“o”（Zoom Out）和Protel有所区别；在创建元件封装的时候，除了GND可以同名以外，不能有其他同名的管脚，否者报错，不过貌似报错也没有影响，因为打开OrCAD自带的元件库时（比如Xilinx的FPGA），也有除GND外的同名管脚；添加网络标号的快捷键是“n”，不过在OrCAD中网络标号无法复制，记得Protel中是可以通过复制已有的网络标号来添加新的网络标号的。
Cadence原理图设计简介
原理图设计简介 本文简要介绍了原理图的设计过程，希望能对初学者有所帮助。 一．建立一个新的工程 在进行一个新的设计时，首先必须利用Project Manager 对该设计目录进行配置，使该目录具有如下的文件结构。 所用的文件库 信息。 Design directory 启动Project Manager Open: 打开一个已有Project . New :建立一个新的Project . 点击New 如下图： cadence 将会以你所填入的project name 如：myproject 给project file 和design library 分别命
名为myproject.cpm和myproject.lib 点击下一步 Available Library：列出所有可选择的库。包括cadence自带库等。Project Library：个人工程中将用到的所有库。如myproject_lib 点击下一步 点击下一步
点击Finish完成对设计目录的配置。 为统一原理图库，所有共享的原理图库统一放在CDMA硬件讨论园地----PCB设计专栏内。 其中：libcdma 目录为IS95项目所用的器件库。 libcdma1目录为IS95项目之后所用的器件库。 每台机器上只能存放一套共享的原理图库，一般指定放在D：盘的根目录下， 即：D：\libcdma , D：\libcdma1 ... * 注意：设计开始时，应该首先将机器上的库与共享的原理图库同步。 下面介绍如何将共享库加入到自己的工程库中。 点击Setup 点击Edit 编辑cds.lib文件。添入以下语句: define libcdma d:\libcdma define libcdma1 d:\libcdma1 则库libcdma , libcdma1被加入Availiable Library 项内。如下图：
cadence原理图设计规范
原理图设计规范 理念: 设计好一份规范的原理图对设计好PCB/跟机/做客户资料具有指导性意义,是做好一款产品的基础。 一、标准图框图幅 根据实际需要，我公司常用图幅为A2、A3、A4，并有标准格式的图框。其中每一图幅可根据方向分为Landscape（纵向）及Portrait（横向）。在选用图纸时，应能准确清晰的表达区域电路的完整功能。 二、电路布局 原理图的作用是表示电路连接关系，因此需要注意电路结构的易读性。一般可将电路按照功能划分成几个部分，并按照信号流程将各部分合理布局。连线时，需注意避免线条的不必要交叉，以免难于辨识。具体要求如下： 1. 各功能块布局要合理, 整份原理图需布局均衡. 避免有些地方很挤,而有些 地方又很松, PCB 设计同等道理. 2. 尽量将各功能部分模块化(如功放,RADIO, E.VOL, SUB-WOOFER 等),以便于同 类机型资源共享, 各功能模块界线需清晰. 3. 接插口(如电源/喇叭插座, AUX IN, RCA OUTPUT, KB/CD SERVO 接口等)尽 量分布在图纸的四周围, 示意出实际接口外形及每一接脚的功能. 4. 可调元件(如电位器), 切换开关等对应的功能需标识清楚. 5. 滤波器件(如高/低频滤波电容,电感)需置于作用部位的就近处. 6. 重要的控制或信号线需标明流向及用文字标明功能. 7. CPU 为整机的控制中心, 接口线最多. 故CPU周边需留多一些空间进行布线 及相关标注,而不致于显得过分拥挤. 8. CPU 的设置管脚(如AREA1/AREA2, CLOCK1/CLOCK2等)需于旁边做一表格进 行对应设置的说明. 9. 重要器件(如接插座,IC, TUNER 等)外框用粗体线(统一 0.5mm). 10. 元件标号照公司要求按功能块进行标识. 11. 元件参数/数值务求准确标识. 特别留意功率电阻一定需标明功率值, 高耐 压的滤波电容需标明耐压值. 12. 每张原理图都需有公司的标准图框,并标明对应图纸的功能,文件名,制图人 名/审核人名, 日期, 版本号.
Cadence-原理图批量修改元器件属性
一、导出BOM 前提条件：对所有器件的位号进行过检测。不允许出来两个器件使用相同的位号。最简单的方式是通过Tool→Annotate重新进行编排，保证不会出错。 步骤1，选中所在的工程设计，如下图 步骤2，点击Tools→Bill of Meterials
步骤3：选中“Place each part entry on a separate line”，并且在header和Combined propert string 中输入你所想要导出的参数，其中必须选择”Reference”，这个是器件的位号，属于唯一值，后面有大用。 至此，BOM已经按照我们想要的格式导出来的。接下来就是修改BOM 二、修改BOM的内容 步骤1：打开BOM，刚打开的BOM应该是长得跟下面差不多
应该是这样。 这个演示只是装简单地添加了一个叫做Mount的属性，用于表明这个器件要不要焊接
修改完成后，如下图所示： 三、生成upd文件。 Cadence Capture CIS能够从UPD文件中自动更新器件的属性。所以一个很重要的步骤就是生成UPD文件。 UPD文件格式的基本样子是这样子的： "{Part Reference}" "TOL" "R1" "10%" "U1" "/IGNORE/" 步骤1：添加分号。方便起见将工作簿修改一下名字，同时增加两个新的工作页。如下图
步骤2：在sheet2的A1格中输入="$"&sheet1!A1&"$" 。如下图所示。这样做的目录是将sheet1的A1格的内容前后各加一个$号。其实添加$号也不是最终目的，只是这样操作比较简单
如何将altiumdesigner的原理图和PCB转入cadence里
说明： 1）本教程适用于将altiumdesigner的原理图和PCB转入cadence（分别对应captureCIS和allegro）里。对于protel99se，可以将其先导入较新版本的AD里，再转入cadence中。 2）整个过程中使用的软件包括altiumdesignerSummer08，cadence16.6，orCAD10.3-capture(免安装精简版)，PADS9.3三合一完美精简版。其中，后面两个软件较小，便于下载。 3）原理图的转化路线是，从altiumdesigner导出的.dsn文件，用orcad10.3-capture打开后，保存为cadence16.6可以打开的文件。因为较新版本的cadence不能直接打开AD转换出来的.dsn文件。如果你不是这些版本的软件，也可以参考本人的方法进行尝试。 4）pcb转化的顺序是，altiumdesigner导出的文件，导入PADS9.3打开，然后导出.asc文件。随后利用allegro对pads的接口，将pads文件导入。 1.原理图的导入 1.1选中原理图的项目文件，即.PRJPCB文件，右键-》saveprojecas，选择.dsn文件，输入要保存的文件名，保存。注意输入新的文件名的时候要把文件名的后缀手动改掉。 1.2打开orCAD10.3-capture文件夹下面的capture.exe（如果同一台电脑装了新版本的cadence，例如cadence16.6的话，环境变量中的用户变量会有冲突。具体地来说对于orCAD10.3来说，CDS_LIC_FILE的值必须是安装目录\orCAD10.3-capture\crack\license.dat。而对于cadence16.6来说，环境变量必须是5280@localhost。因此要使用orCAD10.3的话，必须将CDS_LIC_FILE的值改掉，否则无法打开。等下使用cadence16.6，就必须将值改回来）。 1.3使用orCAD10.3将刚才保存的.dsn文件打开，并保存成project。 1.4随后就可以使用新版本的cadence的captureCIS打开保存的文件（注意改环境变量中的用户变量CDS_LIC_FILE）。 2.PCB的导入 由于allegro可以根据已有的brd文件生成元器件的封装，因此将PCB导入allegro后使用者免于重新使用allegro绘制一遍封装。 1.1打开pads9.3，file-》new，按照默认配置建立一个文件，保存。 1.2file-》import，选中要转换的.pcb文件，打开，保存在C盘的PADSProjects文件夹下面。 （安装PADS9.3三合一完美精简版时会自动在C盘产生这个文件夹。） 1.3file-》export，将文件保存为.asc文件。接下来回弹出下图所示的对话框。注意要将.pcb 文件和.asc文件保存在同一个目录下，即C盘的PADSProjects文件夹下面，否则allegro 转换时会出现pads_in.log找不到的现象。（关于AD的pcb文件导入pads，网上还有一种方法是AD保存为PCB二进制文件，即.PcbDoc文件，再由pads导入.PcbDoc文件。用户可以自行尝试。总之，ad转换成pads似乎较为顺畅） 1.4格式选择PowerPCBV5.0，勾选认为比较的项目。点击“OK”。 1.5随后使用allegro的import-》translator，选择pads，弹出如下的对话框。 其中第一行是指定.asc文件，第三行是指定要转换成的.brd文件。一般而言都是C盘的PADSProjects文件夹内部。第二行只要指定目录，然后在对话框里点保存即可。点击translate，即可完成转换。随后file-》open，打开刚才建立的.brd文件。
cadence原理图设计
本文简要介绍了cadence原理图的设计过程，希望能对初学者有所帮助。 一．建立一个新的工程 在进行一个新的设计时，首先必须利用Project Manager 对该设计目录进行配置，使该目录具有如下的文件结构。 下面举例说明： 启动Project Manager Open: 打开一个已有Project . New :建立一个新的Project . 点击New 如下图: cadence 将会以你所填入的project name 如：myproject 给project file和design library分别命名为myproject.cpm 和myproject.lib
点击下一步 Available Library：列出所有可选择的库。包括cadence 自带库等。Project Library：个人工程中将用到的所有库。如myproject_lib 点击下一步 点击下一步
点击Finish完成对设计目录的配置。 为统一原理图库，所有共享的原理图库统一放在CDMA 硬件讨论园地----PCB 设计专栏内。其中： libcdma 目录为IS95 项目所用的器件库。libcdma1 目录为IS95 项目之后所用的器件库。 每台机器上只能存放一套共享的原理图库，一般指定放在D：盘的根目录下，即：D：libcdma , D：libcdma1 ... * 注意：设计开始时，应该首先将机器上的库与共享的原理图库同步。 下面介绍如何将共享库加入到自己的工程库中。 点击 Edit 编辑cds.lib 文件。添入以下语句: define libcdma d:libcdma define libcdma1 d:libcdma1 则库libcdma , libcdma1 被加入Availiable Library 项内。如下图：
CADENCE 培训(原理图设计一)
CONCEPT-HDL原理图设计 一．创建新项目 1．用Project Manager建立Project *注意：在这里最好新建一个自己的设计目录并将所用库拷到本目录下，如果用默认的目录和库，很容易将目录结构搞乱。记住一定要编辑cds.lib文件 在Project Manager工具栏中选择File->New，将出现一个建立Project的对话框，按着提示新建了一个cpm文件并建立起了一个Lib:Cell:View:File结构的目录层次。其中Lib、Cell和View分别表示一组目录。在实际使用中发现，认识并理解这个结构，对学习这套工具的使用很有帮助。下图显示了一个典型的Lib:Cell:View目录结构： 由上图可以看出Lib目录是一个库目录，该目录下包含了所有的Cells。每个Cell目录下存放了一个设计（这里的设计是指PCB或芯片的设计，因此PCB中使用的芯片也被认为是一个设计而存在Cell目录下）的所有数据。这些数据又被分类归入各个VIEW。比如，UAS项目中交换板的Cell目录是SPB，在SPB下有schematic,symbol,package和physical等view目录。每个View目录下包含了一个设计的某一方面的数据。比如，原理图数据都被存放在sch_n VIEW(n表示原理图的版本号)。而Layout数据则被放physical下。
cadence原理图到PCB(原创)
首先说明一下我的版本是Allergro SPB 16.2。原理图设计用的是OrCAD Capture，PCB设计用的是Allegro PCB Design GXL。 教材手里有好几种，网上找的、图书馆借的。在Altium Designer里面原理图转PCB是个很简单的事情，可是在cadence里面，折腾了好几天才能通过这一步。怎么说呢，这些教材讲的都不够细，尤其是在如何操作软件这上面，完全是把help手册翻译了一遍，反而把大家在学习protel时候就知道的东西啰嗦了半天。 cadence 原理图转PCB网上流传有两种方法，我现在也只会这两种。 切入正题吧。原理图转PCB之间沟通的纽带是netlist文件，就是网表文件。正确生成网表文件的前提是原理图正确，能通过DRC检查。如果只画原理图不需要layout那就不用生成网表，在footprint选项里也不用填，否则要填上对应的封装名称，即使你没有这个封装填上封装名称也能生成网表，可以在生成网表之后再去画封装。 画封装，打开Allegro PCB Design GXL，File-New-Package symbol(wizard)。为了下文讲解，设置名称就叫dip40-8051，路径自己设定，最好不要有中文名。选DIP-next-load template-next-next-引脚数填40-next-选择焊盘（任意）-保存。 先别急，还有一项重要的事情没做，那就是生成device文件。其中的一种方法用到了它。如何生成呢，在生成封装之后，File-create device file 就可以啦，记住文件格式是.txt，和你刚才设计封装库放在同一目录下。此时可以退出 Allegro PCB Design GXL。 两种办法之前的工作都要把原理图设计好，如果你只想体验一下流程的话随便弄个IC（如8051），设计即正确，不要考虑电气特性。在属性设置里面把footprint名称填上任意名称，如（dip40-8051）。接着把不用的管教都XX掉。弄好之后进行DRC检查，有警告不要紧，只要没有错误就可以。体验流程嘛！检查无误就可以生成网表了。 生成网表第一种方法（三个文件pstchip.dat、pstxnet、pstxprt）： 在capture里面，通过DRC检查之后，选Create Netlist出现上图对话框。默认标签是PCB editor，也
CADENCE导出BOM
用OrCAD Capture导出BOM的方法 2011-01-20 18:43:38 OrCAD Capture是Cadence公司的产品，在高速电子设计中使用十分的广泛。导出BOM是我们设计人员在项目开发过程中很重要的步骤，OrCAD Capture提供了强大的导出BOM功能，并且具有很好的扩展性，用户可以自定义导出需要的参数，本文将介绍使用OrCAD Capture正确导出BOM 的方法。 和之前发布的一些文章一样，我在这里仍然会分步讲解，目的是使网友能够有较清晰的认识，能够更好的理解导出BOM的方法。 PS：在较大的公司里，通常会有一个元件库，使用OrCAD Capture CIS可以链接这个元件库，这样就大大方便了设计者选择元件的过程，而且通 常这个元件库也会是该公司较常用的器件，这样也很有利于控制成本。 第一步，选中OrCAD中的设计文件，如下图：
第二步，点击工具栏中Tools，然后再点击下拉菜单中的Bill Of Materials，如下图 第三步，这时就会弹出导出BOM的对话框，在这里，你可以设置很多选项，如下图
仔细瞧瞧Line Item Dfinition那里，有两个框框，其中的Header设置的BOM中最上方的项目的名称，如Reference，Value，Part Number等， 这里的设计可以比较随意，对输出的结果不会有太大的影响。 Combined property string，这项的设置直接决定了最终的导出结果。仔细看看上面的图片，我们会发现，这个框框里面的字符都是带{}的，相信编过程序的人肯定都会对变量这种东西很敏感，我感觉这里的字符就是“变量”（个人见解，未经过考证），那么这里的“变量”应该如何填写呢？ 让我们进入原理图，随便双击某一器件查看其详细信息，如下图，仔细一看，这个器件有很多属性，像ATHEROS KEY，AtherosDescription， Description，Reference，PART_NUMBER等等。
(完整版)Cadence-原理图批量修改元器件属性.doc
一、导出 BOM 最简单的前提条件：对所有器件的位号进行过检测。不允许出来两个器件使用相同的位号。 方式是通过Tool Annotate 重新进行编排，保证不会出错。 步骤 1，选中所在的工程设计，如下图 步骤 2，点击 Tools Bill of Meterials
步骤 3：选中“ Place each part entry on a separate line”，并且在 header 和 Combined propert string 中输入你所想要导出的参数，其中必须选择”Reference”，这个是器件的位号，属于唯一值，后面有大用。 至此，BOM 已经按照我们想要的格式导出来的。接下来就是修改BOM 二、修改 BOM 的内容 步骤 1：打开 BOM ，刚打开的BOM 应该是长得跟下面差不多
步骤2：将期修改一下，去掉一些不必要的几行，和不必要的列“item”和”quantity ”修改后应该是这样。 步骤 3：根据自己的想法，修改BOM 的具体内容，注意，Reference 这一列一定不能修改。这个演示只是装简单地添加了一个叫做Mount 的属性，用于表明这个器件要不要焊接
修改完成后，如下图所示： 三、生成 upd 文件。 Cadence Capture CIS 能够从 UPD 文件中自动更新器件的属性。所以一个很重要的步骤就是生成 UPD 文件。 UPD 文件格式的基本样子是这样子的： "{Part Reference}""TOL" "R1" "10%" "U1" "/IGNORE/" 步骤 1：添加分号。方便起见将工作簿修改一下名字，同时增加两个新的工作页。如下图
ORCAD原理图绘制规范初稿
原理图绘制规范初稿 1图纸规则: 1 ）、建立工程文件，工程文件名称格式“项目名称-版本号”，如SE80SM-D1-1.0 ; 2）、建立原理图页，每页原理图名称定义为原理图链路名称，为了使原理图按照顺序显示，链路名称前面加01_、02_...;如果同一功能分多页原理图，通过后缀01、02… 区分，如下图所示； 图1 ：原理图名称示例
3) 、根据原理图选择图纸幅面，常用幅面为 A (9.7*7.2inches )、B (15.2*9.7inches )、C (20.2*15.2inches)，原理图名称、版本、日期等位于右下角，如下图所示； SE80 Title RX_MAIN Size Docuinent Number B Cadence原理图库的制作及使用（二） 在上一节中，我们讲述了一种原理图库的制作方法：使用封装编辑器创建封装，然后生成符号。在本节内容当中，我们将要讲述另外一种制作方法：先创建符号，然后由符号得到封装。本节将要讲述另外一种方法：从符号得出封装。 根据前面章节叙述的内容首先创建一个库项目，进入如图5_33所示界面。 5_33 然后点击“File/Change Product”，进入如图5_34所示界面，选择“Allegro PCB Librarian 610（PCB Librarian Expert）”选项，点击确定，完成设计模块的选择。 5_34 单击图5_33中“Part Developer”，进入库设计软件界面，如图5_35所示。 5_35 选择File菜单中的New/Cell选项，出现如图5_36所示对话框。 5_36 有些元件有多个相同的功能组，需要创建单个功能组的符号和整个元件的符号以方便原理图设计，满足设计的不同需求。创建符号的方法如下：1、输入sizeable管脚并通过符号编辑器创建符号；2、创建封装；3、创建必要的通道；4、通过拷贝sym_1来创建sym_2；5、确定sym_2的SIZE属性并添加HAS_FIXED_SIZE 属性。 在“Cell”对应的空白栏处输入元件库的名称，自己可以随意写，但是最好用和芯片信息相关的名字，比如可以用元件型号命名，例如要制作74HC04的原理图元件库，在空白栏处输入74HC04，单击确定，出现如图5_37所示界面。 5_37 选择左边项目栏中的symbols选项，右键点击弹出如图5_38所示界面。 第二章C adence的原理图设计 2.1Design Entry CIS软件概述 Cadence软件系统有两套电路原理图的设计工具，一套是Design Entry HDL，另一套就是我们马上要开始学习的Design Entry CIS。其中Design Entry HDL是Cadence公司原本的原理图设计软件，可以用于芯片电路和板级电路的设计，其长处在于可以把芯片的电路原理图和板级电路原理图结合在一起，进行综合设计；而Design Entry CIS主要用于常规的板级电路设计，Design Entry CIS原本是OrCAD公司的产品，OrCAD公司后来被Cadence公司收购，于是Design Entry CIS也就成了Cadence公司的另一套电路原理图设计软件。 Design Entry CIS原理图设计软件的特点是直观、易学、易用，在业界有很高的知名度，利用Design Entry CIS原理图设计软件可以进行简单的（只有单张图纸构成的）电路原理图设计，也可以进行（由多张图纸拼接而成的）平坦式电路原理图设计，还可以进行（多张图纸按一定层次关系构成的）层次式电路原理图设计。 在本章中，我们首先学习简单的电路原理图设计，然后再学习较为复杂的平坦式和层次式电路原理图设计。 我们将围绕一块非常简单的STC系列单片机下载电路板，学习简单电路原理图的设计，同时在此过程中，还将学习到USB转UART串行口、STC系列单片机下载电路等方面的知识。 接着，我们将围绕一块ARM-7核心实验板，进行平坦式和层次式电路原理图的设计，而该核心板是配套于ARM-7实验箱。在此过程中我们还将学习到嵌入式技术等方面的知识。 2.2初识Design Entry CIS 一．启动Design Entry CIS 我们在电脑上点击“开始→所有程序→Cadence SPB16.2→Design Entry CIS”，如下图所示：Cadence原理图库的制作及使用(二)
第二章Cadence的原理图设计
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