verilog语言编写八选一数据选择器
八选一选择器
一、实验目的
编写一个八选一的选择器，并在verilog软件上进行仿真。
二、代码
1、源代码
（1）用数据流描述的八选一多路选择器模块，采用了逻辑方程module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0);
output out;
input i0,i1,i2,i3,i4,i5,i6,i7;
input s2,s1,s0;
assign out=
s2?(s1?(s0?i7:i6):(s0?i5:i4)):(s1?(s0?i3:i2):(s0?i1:i0));
endmodule
（2）用数据流描述的八选一多路选择器模块，采用了条件操作语句module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0);
output out;
input i0,i1,i2,i3,i4,i5,i6,i7;
input s2,s1,s0;
assign out=(~s2&~s1&~s0&i0)|
(~s2&~s1&s0&i1)|
(~s2&s1&~s0&i2)|
(~s2&s1&s0&i3)|
(s2&~s1&~s0&i4)|
(s2&~s1&s0&i5)|
(s2&s1&~s0&i6)|
(s2&s1&s0&i7);
endmodule
（3）用行为及描述的八选一多路选择器模块
可描述为：
module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0);
output out;
input i0,i1,i2,i3,i4,i5,i6,i7;
input s2,s1,s0;
reg out;
always @(s2 or s1 or s0 or i0 or i1 or i2 or i3 or i4 or i5 or i6 or i7)
begin
case({s2,s1,s0})
3'b000:out=i0;
3'b001:out=i1;
3'b010:out=i2;
3'b011:out=i3;
3'b100:out=i4;
3'b101:out=i5;
3'b110:out=i6;
3'b111:out=i7;
defult:$dispiay("Invalid control signals");
endcase
end
endmodule
或者是：
module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0);
output out;
input i0,i1,i2,i3,i4,i5,i6,i7;
input s2,s1,s0;
reg out;
always @(s2 or s1 or s0 or i0 or i1 or i2 or i3 or i4 or i5 or i6 or i7)
begin
case({s2,s1,s0})
3'd1:out=i0;
3'd2:out=i1;
3'd3:out=i2;
3'd4:out=i3;
3'd5:out=i4;
3'd6:out=i5;
3'd7:out=i6;
3'd8:out=i7;
defult:$dispiay("Invalid control signals");
endcase
end
endmodule
2、激励模块
`timescale 1ns/100ps
module mux8_to_1_tb;
reg I0,I1,I2,I3,I4,I5,I6,I7;
reg S2,S1,S0;
wire OUT;
mux8_to_1 ul(
.out(OUT),
.i0(I0),
.i1(I1),
.i2(I2),
.i3(I3),
.i4(I4),
.i5(I5),
.i6(I6),
.i7(I7),
.s2(S2),
.s1(S1),
.s0(S0)
);
initial
begin
I0=1;I1=0;I2=0;I3=1;I4=1;I5=1;I6=0;I7=0;
S2=0;S1=0;S0=0;
#10 S2=0;S1=0;S0=1;
#10 S2=0;S1=1;S0=0;
#10 S2=0;S1=1;S0=1;
#10 S2=1;S1=0;S0=0;
#10 S2=1;S1=0;S0=1;
#10 S2=1;S1=1;S0=0;
#10 S2=1;S1=1;S0=1;
end
endmodule
三、仿真波形
四、波形说明
波形图中，从上至下依次为：输入数据I0,I1,I2,I3,I4,I5,I6,I7，选择端口S2,S1,S0，输出COUT。该程序实现的是控制选择端口选择对应的数据并输出。
当S2=0，S1=0，S0=0时，选择I0，输出I0的值1；
当S2=0，S1=0，S0=1时，选择I1，输出I0的值0；
当S2=0，S1=1，S0=0时，选择I2，输出I0的值0；
当S2=0，S1=1，S0=1时，选择I3，输出I0的值1；
当S2=1，S1=0，S0=0时，选择I4，输出I0的值1；
当S2=1，S1=0，S0=1时，选择I5，输出I0的值1；
当S2=1，S1=1，S0=0时，选择I6，输出I0的值0；
（当S2=1，S1=1，S0=1时，选择I7，输出I0的值0；）
在行为级描述的模块中，当输入端口的输入不符合既定要求的时候，则会输出 $dispiay("Invalid control signals");
五、实验过程中碰到的问题
经过前两次的实验，本次实验在操作过程中基本很流畅，没有再碰到对软件不够熟悉的情况，但是，本次实验结果却存在一定问题，从波形中也可以看到，选择端口S2=1，S1=1，S0=1的波形没有出现，当时在实验过程中没有找到问题所在，后来实验过后，我自己分析，是时间的设置太短，没有跑出那段波形，但是由于自己没有modelsim软件，通过各种自己可以达到的方法也无法下载到，所以只能等下次实验的时候再对这个问题进行分析。
六、实验心得
在实验过程中，不断的出现问题，然后修改问题，有时候还会在修改后出现新的问题，这个过程中，有过被一大堆问题弄的头晕眼花准备放弃的时候，但是自己写的程序，自己调试不好总觉得心有不甘，虽然这个实验报告可能达不到要求，因为里面是有错误的，但是我会尽力把这个错误纠正掉，最后提交一份合格的实验报告，也给自己的努力一个交代。
八选一数据选择器
《集成电路设计实践》报告 题目：8选1数据选择器 院系：自动化学院电子工程系 专业班级：微电121班 学生学号：3120433003 学生姓名：王瑜 指导教师姓名：王凤娟职称：讲师起止时间：2015-12-21---2016-1-9 成绩：
一、设计任务 1) 依据8选1数据选择器的真值表，给出八选一MUX电路图，完成由电路图到晶体管级的转化（需提出至少2种方案）； 2) 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间； 3) 遵循设计规则完成晶体管级电路图的版图，流程如下：版图布局规划－基本单元绘制－功能块的绘制－布线规划-总体版图）； 4) 版图检查与验证（DRC检查）； 5) 针对自己画的版图，给出实现该电路的工艺流程图。 二、电路设计方案的确定 数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。它的作用相当于多个输入的单刀多掷开关，其示意图如下所示 数据选择器除了可以实现一些组合逻辑功能以外，还可以做分时多路传输电路，函数发生器及数码比较器
等，常见的数据比较器有2选1，4选1，8选1，16选1电路。 示意图 在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器。
数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号。 本次设计的是8选1数据选择器。选择控制端（地址端）为K2，K1，K0，按二进制译码，从8个输入数据D0-D7中，选择一个需要的数据送到输出端Y。 根据多路开关的开关状态（地址码）K2,K1,K0的状态选择D0-D7中某一个通道的数据输送到输出端Y。 如：K2K1K0＝000，则选择D0数据到输出端，即Y＝D0。 如：K2K1K0＝001，则选择D1数据到输出端，即Y＝D1，其余类推。 8选1 MUX功能表如下： K2 K1 K0 Y 0 0 0 D0 0 0 1 D1 0 1 0 D2 0 1 1 D3 1 0 0 D4 1 0 1 D5 1 1 0 D6 1 1 1 D7
八选一数据选择器和四位数据比较器verilog实验报告)
Verilog HDV 数字设计与综合 实验报告 微电子0901班 姓名：袁东明 _ 学号：_04094026 一、实验课题： 1.八选一数据选择器 2.四位数据比较器 二、八选一数据选择器Verilog程序： 2.1主程序 module option(a,b,c,d,e,f,g,h,s0,s1,s2,out); input [2:0] a,b,c,d,e,f,g,h; input s0,s1,s2; output [2:0] out; reg [2:0] out; always@(a or b or c or d or e or f or g or h or s0 or s1 or s2) begin case({s0,s1,s2}) 3'd0 : out=a;
3'd1 : out=b; 3'd2 : out=c; 3'd3 : out=d; 3'd4 : out=e; 3'd5 : out=f; 3'd6 : out=g; 3'd7 : out=h; endcase end endmodule 2.2激励程序 module sti; reg [2:0] A,B,C,D,E,F,G,H; reg S0,S1,S2; wire [2:0] OUT; option dtg(A,B,C,D,E,F,G,H,S0,S1,S2,OUT); initial begin A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=1;
2输入数据选择器(mux2)集成电路课设报告
课程设计任务书 学生姓名：助人为乐专业班级：不计得失 指导教师：一定过工作单位：信息工程学院 题目: 二输入数据选择器版图设计 初始条件： 计算机、ORCAD软件、L-EDIT软件 要求完成的主要任务: 1、课程设计工作量：2周 2、技术要求： （1）学习ORCAD软件、L-EDIT软件软件。 （2）设计一个二输入数据选择器电路。 （3）利用ORCAD软件、L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 2013.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2013.11.25-11.27学习ORCAD软件、L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。 2013.11.28-12.5对二输入数据选择器电路进行设计仿真工作，完成课设报告的撰写。 2013.12.6提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
目录 1.绪论 (2) 2.软件简介 (3) 2.1Cadence简介 (3) 2.2L-edit简介 (3) 3.二输入多路选择器电路设计及仿真 (4) 3.1数据选择器原理 (4) 3.2电路原理图的绘制 (5) 3.3电路图仿真 (6) 4.集成电路版图设计 (7) 4.1CMOS数字电路基本单元版图设计 (7) 4.1.1反相器版图设计 (7) 4.1.2与非门版图设计 (8) 4.2整体版图设计 (9) 4.3设计规则的验证及结果 (9) 5.总结 (10) 参考文献 (11)
四选一数据选择器源程序
四选一数据选择器源程序 Library ieee; Use ieee.std_logic_1164.all; Entity mux4_2 is Port (din: in std_logic_vector(3 downto 0); a,b : in std_logic; S: out std_logic); End; Architecture with_when of mux4_2 is Signal sel : std_logic_vector(1 downto 0); Begin Sel<=a&b; S<=din(0) when sel=“00”else din(1)when sel= “01” else din(2)when sel= “10” else din(3);---见程序说明。 Architecture with_select of mux4 is Signal sel :std_logic_vector（1 downto 0）; begin sel<=a&b; with sel select s<=din(0) when “00”, s<=din(1) when “01”,
s<=din(2) when “10”, s<=din(3) when “11”, …Z?when others; End; 程序说明： 1.本程序中含有两个结构体，with_when和with_select,max+plus软 件系统自动执行几何位置处于最后的机构体with_select. 2.结构体with_when是用并行条件信号赋值语句描述四选一数据选 择器。注意，最后一个输出din(3)不含有when子句；在s表达式中只有一个分号（；）。 3.结构体with_select.是用并行选择信号赋值语句描述四选一数据选 择器。注意，选择信号赋值语句中选择条件与case语句相似，不允许条件重叠和涵盖不全。由于a,b的值除了‘1’‘0’外，还有其他7个值，所以要用when others代表其他值，以穷尽所有可能值。 4.同一个设计任务，可以用不同的语句进行描述， 5.本程序中din为输入4位矢量信号。 实例2 3线----8线译码器 一、设计任务 描述一个3线-8线译码器，使能端为g1、g2a、g3b，地址选择端为a、 b、c，输出端为总线y。 二、算法设计
数字电子技术基础实验-8选1数据选择器74LS151
8选1数据选择器74LS151 简介 74LS151是一种典型的集成电路数据选择器，为互补输出的8选1数据选择器，它有3个地址输入端CBA，可选择D0～D7 ８个数据源，具有两个互补输出端，同相输出端Ｙ和反相输出端Ｗ。 74LS151引脚图 选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。 （1）使能端G＝1时，不论C～A状态如何，均无输出（Y＝0，W＝1），多路开关被禁止。 （2）使能端G＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。 如：CBA＝000，则选择D0数据到输出端，即Y＝D0。 如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。
74LS151功能表 数据选择器的应用 数据选择器除实现有选择的传送数据外，还有其他用途，下面介绍几种典型应用。 （1）逻辑函数产生器 从74LS151的逻辑图可以看出，当使能端G=0时，Y是C、B、A和输入数据D0～D7的与或函数。 式中mi是C、B、A构成的最小项。显然。当Di＝１时，其对应的最小项mi在与或表达式中出现，当Di＝0时，对应的最小项就不出现。利用这一点，不难实现组合逻辑函数。 已知逻辑函数，利用数据选择器构成函数产生器的过程是，将函数变换成最小项表达式，根据最小项表达式确定各数据输入端的二元常量。将数据选择器的地址信号C、 B、A作为函数的输入变量，数据输入D0～D7，作为控制信号，控制各最小项在输出 逻辑函数中是否出现，使能端Ｇ始终保持低电平，这样8选1数据选择器就成为一个3变量的函数产生器。
八选一数据选择器
1.4’b1001<<2=（6‘b100100），4’b1001>>2=（4’b0010 ）。 2、完整的条件语句将产生（组合逻辑电路）电路，不完整的条件语句将产生（时序逻辑电路）电路。 3、用EDA技术进行电子系统设计的目标是最终完成（专用集成电路ASIC）的设计。 4、可编程器件分为（现场可编程列阵FPGA）和（复杂可编程逻辑器件 PLD） 5、系统函数和任务函数的首字符标志为（$），预编译指令首字符标志为（#）。 6、一个基本的Verilog-HDL程序由（Verilog-HDL ）模块构成。 7、EDA技术在应用设计领域主要包含哪四个方面的内容（HDL）、（PLD ）、（ EDA工具软件）、（EDA开发系统） 8、EDA技术的基本特征主要有哪5个方面：（自顶向下的设计方法）、（采用硬件描述语言）、（高层综合和优化）.（并行工程）、（开放性和标准化） 9、当前最流行的并成为IEEE标准的硬件描语言是（ VHDI ）和（ Verilog-HDL） 10、一个完整的Verilog-HDL设计模块包括：（模块关键字和模块名）、（端口列表）、（端口定义）、（功能描述）这4部分。 11Verilog-HDL模块的I/O端口声明用来声明模块端口定义中各端口数据流动方向，包括（输入端口）、（输出端口）、和（双向端口） 12、Verilog-HDL语言的三种常用的模型描述方法为（行为描述）、（数据描述）和（结构描述） 13、Verilog-HDL的数值集合由哪四种基本的值组成（ 0）、（1 ）、 x）、( z ） 14、10’hxf=（ 10’xxxxxx1111 ） 10’hzf=（ 10’zzzzzz1111 ） 15、若a=5’b10x01,b=5’b10x01,则a= =b的结果为（ X ）、a= = =b的结果为（ 1 ） 16、Wire[15:0] wire-b表示连线宽度为（16 ）位，其最高位为（15），最低位为（0）。 17、若A=5’b11011,B=5’b10101,则有&A=(0）|B=（1） ~A=（5’b00100）A&B(5’b10001) 18、若A=8’b1000_0100则A<<3的结果为（11’b10000100000）A>>3的结果为（8’b00010000） 19、对于Verilog-HDL语言中的关键字，在建模时都必须（小）写。 20、if(a) out1<=int1; else out1<=int2;当a= （1）执行out1<=int1 ；当a=（0）执行out1<=int2 二、选择题： 21、在verilog语言中整型数据与（ C ）位寄存器数据在实际意义上是相同的。 A、8 B、16 C、32 D、64 22、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ C ）。 A．FPGA全称为复杂可编程逻辑器件； B．FPGA是基于乘积项结构的可编程逻辑器件； C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。 23. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化（ B ）。 ①流水线设计②资源共享③逻辑优化④串行化 ⑤寄存器配平⑥关键路径法 A．①③⑤B．②③④C．②⑤⑥D．①④⑥ 24、下列标识符中，（A）是不合法的标识符。 A、9moon B、State0 C、Not_Ack_0 D、signall 25、下列语句中，不属于并行语句的是：（D ） A、过程语句 B、assign语句 C、元件例化语句 D、case语句 26、在verilog中，下列语句哪个不是分支语句？（ D ） A.if-else B、case C、casez D、repeat 27、下列标示符哪些是合法的（ B ） A、$time B、_date C、8sum D、mux# 28、如果线网类型变量说明后未赋值，起缺省值是（ D ） A、x B、1 C、0 D、z 29、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（A ）
8选1数据选择器74LS151
8选1数据选择器74LS151 74LS151为互补输出的8选1数据选择器，引脚排列如图所示，功能见表。 选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。 （1）使能端G＝1时，不论C～A状态如何，均无输出（Y＝0，W＝1），多路开关被禁止。838电子（2）使能端G＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。 如：CBA＝000，则选择D0数据到输出端，即Y＝D0。新艺图库 如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。工作原理ab126计算公式大全 74LS151功能表:
在数字系统中，往往要求将并行输出的数据转换成串行输出，用数据选择器很容易完成这种转换。例如将四位的并行数据送到四选一数据选择器的数据端上，然后在A1，A0地址输入端周期性顺序给出00 01 10 11,则在输出端将输出串行数据，不断重复。 数据选择器除了能从多路数据中选择输出信号外，还可以实现并行数据到串行数据的转换，作函数发生器等。 1.逻辑特性 (1) 逻辑功能：从多路输入中选中某一路送至输出端，输出对输入的选择受选择控制量控制。通常，对于一个具有2n路输入和一路输出的多路选择器有n个选择控制变量，控制变量的每种取值组合对应选中一路输入送至输出。 (2) 构成思想: 多路选择器的构成思想相当于一个单刀多掷开关，即 数据选择器的原理 o74LS151为互补输出的8选1数据选择器，引脚排列如图3－2，功能如表3－1。 选择控制端（地址端）为A2～A0，按二进制译码，从8个输入数据D0～D7中，选择 一个需要的数据送到输出端Q，为使能端，低电平有效。 图74LS151引脚排列 使能端＝1时，不论A2～A0状态如何，均无输出（Q＝0，＝1），多路开关被禁止。 1）使能端＝0时，多路开关正常工作，根据地址码A2、A1、A0的状态选择D0～D7 中某一个通道的数据输送到输出端Q。 如：A2A1A0＝000，则选择D0数据到输出端，即Q＝D0。 如：A2A1A0＝001，则选择D1数据到输出端,即Q＝D1，其余类推。 数据选择器的定义及功能 数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器。它的作用相当于多个输入的单刀多掷开关，其示意图如下所示。 下面以4选1数据选择器为例，说明工作原理及基本功能。其逻辑图为： 功能表为： 为了对４个数据源进行选择，使用两位地址码BA产生４个地址信号。由BA等于00、01、10、11分别控制四个与门的开闭。显然，任何时候BA只有一种可能的取值，所以只有一个与门打开，使对应的那一路数据通过，送达Ｙ端。输入使能端Ｇ是低电平有效，当Ｇ＝１时，所有与门都被封锁，无论地址码是什么，Ｙ总是等于０；当Ｇ＝０时 ，封锁解除，由地址码决定哪一个与门打开。 同样原理，可以构成更多输入通道的数据选择器。被选数据源越多，所需地址码的位数也越多，若地址输入端为Ｎ，可选输入通道数为2n。 二、集成电路数据选择器 1.74LS151集成电路数据选择器的功能 74LS151是一种典型的集成电路数据选择器，它有3个地址输入端CBA，可选择D0～D7 ８个数据源，具有两个互补输出端，同相输出端Ｙ和反相输出端Ｗ。其逻辑图和引脚图分别如下所示：由逻辑图可知，该逻辑电路的基本结构为“与一或一非”形式。输入使能Ｇ为低电平有效。输出Ｙ的
实验三8选1数据选择器实验报告
实验三、八选一数据选择器 一、实验目的： 1.熟悉Quartus II6.0软件的使用和FPGA设计流程 2.用VHDL语言进行八选一数据选择器的设计 二、实验步骤： 一．建立文件夹：在D盘“xingming”的文件夹下建立一个名为“choice8” 的文件夹。 二．建立新工程 1.双击桌面上Quartus II6.0 的图标，启动该软件。 2.通过File => New Project Wizard… 菜单命令启动新项目向导。在随后弹 出的对话框上点击Next按钮，在 What is the working directory for this project 栏目中设定新项目所使用的路径：D:\xingming\choice8；在What is the name of this project 栏目中输入新项目的名字:choice8，点击 Next 按钮。在下一个出现的对话框中继续点击Next,跳过这步。 3.为本项目指定目标器件：选择器件系列为ACEX1K ,选择具体器件为 EP1K30TC144-3 1728 24576 ,再点击Next。在弹出的下一对话框中继续点击Next ，最后确认相关设置，点击Finish按钮，完成新项目创建。 三．设计输入 1.建立一个VHDL文件。通过 File => New 菜单命令，在随后弹出的对话框中 选择 VHDL File选项，点击 OK 按钮。通过 File => Save As 命令，将其保存，并加入到项目中。 2.在VHDL界面输入8选1数据选择器程序，然后通过File => Save As 命 令保存。
四．综合适配 1.选择Processing =>Start Compilation命令,检查发现无程序语法错误。 2.执行Tools =>Netlist Viewer =>RTL Viewe, 生成RTL图。 五．模拟仿真 1.在 File 菜单下，点击 New 命令。在随后弹出的对话框中，切换到 Other Files 页。选中 Vector Waveform File 选项，点击 OK 按钮。 2.选择命令 Edit=>End Time ，时间设置为30000ns , 进入到波形编辑界 面。在 Edit 菜单下，点击Insert Node or Bus… 命令,或在结点名字区连续双击鼠标左键两次，在新出现的框图中点击Node Finder出现结点查找器窗口搜索结点名, 在上一个框图中点击 Node Finder… 按钮后，打开Node Finder 对话框。点击 List 按钮，列出电路所有的端子。点击 >> 按钮，全部加入。点击 OK 按钮，确认。 3.回到 Insert Node or Bus 对话框，点击 OK 按钮，确认。 4.编辑输入激励信号波形.选中 a 信号，在 Edit 菜单下，选择 Value => Clock… 命令。在随后弹出的对话框的 Period 栏目中设定参数为10ns，点击 OK 按钮，重复前面的操作，设置输入信号b的参数为20ns ，c信号的参数为30ns，d信号的参数为40ns，e信号的参数为50ns，f信号的参数为60ns，g信号的参数为70ns，h信号的参数为80ns，输入激励信号波形编辑完毕。同样的，s[0]、s[1]、s[2]的参数分别设置为10ns、20ns、30ns。 5.功能仿真：(1)Processing=>Generate Functional Simulation Netlist
实验二4选1数据选择器的设计
实验二 4选1数据选择器的设计 实验学时：2学时 实验类型：设计 实验要求：必做 一、实验目的 通过实验让学生掌握组合逻辑电路的EDA原理图输入设计法，通过电路的仿真和硬件验证，让学生进一步了解4选1数据选择器的功能。 二、实验原理 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关。数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。数据选择器的电路结构一般由于活门阵列而成，也有用传输门开关和门电路混合而成的。 图1 4选1数据选择器原理图 图1是一个4选1数据选择器，d3—d0是数据输入端，s1和s0是控制输入端，y是4选1数据输出端。 三、实验内容 设计并实现一个4选1数据选择器，要求根据原理图写出它的逻辑关系，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。
四、实验步骤 1）在Maxplus2的图形编辑方式下，从prim元件库中调出4选1数据选择器电路所需要的元件。并按照图1所示的原理电路，完成4选1数据选择器原理图的输入设计。 2）保存好原理图文件，以为文件名保存在工程目录中。执行Compiler命令对设计文件进行编译。执行Create Default Symbol命令，可为4选1数据选择器生成一个元件符号。 3）在波形编辑方式下，编辑的波形文件，并完成输入信号d3,d2,d1和d0，控制信号s1和s0电平的设置。波形文件编辑结束后以为波形文件名存盘。执行仿真器Simulator命令，仿真开始，观察仿真波形进行设计电路的功能验证。 五、实验结果 1. 4选1数据选择器的逻辑功能及真值表 2.仿真波形
8选1数据选择器74LS151
8选1数据选择器74L S15 1 74LS151为互补输出的8选1数据选择器，引脚排列如图所示，功能见表。? 选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。 （1）使能端G＝1时，不论C～A状态如何，均无输出（Y＝0，W＝1），多路开关被禁止。838电子（2）使能端G＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。 如：CBA＝000，则选择D0数据到输出端，即Y＝D0。新艺图库 如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。工作原理ab126计算公式大全 74LS151功能表: 在数字系统中，往往要求将并行输出的数据转换成串行输出，用数据选择器很容易完成这种转换。例如将四位的并行数据送到四选一数据选择器的数据端上，然后在A1，A0地址输入端周期性顺序给出00 01 10 11,则在输出端将输出串行数据，不断重复。 数据选择器除了能从多路数据中选择输出信号外，还可以实现并行数据到串行数据的转换，作函数发生器等。 1.逻辑特性 (1) 逻辑功能：从多路输入中选中某一路送至输出端，输出对输入的选择受选择控制量控制。通常，对于一个具有2n路输入和一路输出的多路选择器有n个选择控制变量，控制变量的每种取值组合对应选中一路输入送至输出。 (2) 构成思想: 多路选择器的构成思想相当于一个单刀多掷开关，即 数据选择器的原理 o74LS151为互补输出的8选1数据选择器，引脚排列如图3－2，功能如表3－1。 选择控制端（地址端）为A2～A0，按二进制译码，从8个输入数据D0～D7中，选择 一个需要的数据送到输出端Q，为使能端，低电平有效。
4选1数据选择器
电子设计技术课程设计 四位加法器 姓名：黄政 学号：2011059605 班级：通信工程zb421101 指导教师：郑雪娇 2013年12月26日 1
一、设计目的 1. 熟练使用Verilog HDL语言在mux plusⅡ软件平台上编写程序，完成编译工作。 2.学习VHDL程序中数据对象、数据类型、顺序语句、并行语句的综合使用，了解VHDL程序的基本结构。 3.掌握使用EDA工具设计数字系统的设计思路和设计方法。学习VHDL基本逻辑电路的综合设计应用。 4.学习实验开发系统的使用方法。 二、设计内容 1、设计并调试好一个4选1数据选择器。 2、仿真、分析结果、绘制波形 三、设计过程 1、程序的设计 打开mux plusⅡ，单击file，选择new ，选择Editor file类型。进行文本编辑，编辑完成后并以“max4_1.vhd”(注意后缀是．Vhd)为文件名，存在自己建立的工程目录D:\（自己的文件夹）内。进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是上机实验时最容易忽略和出错的地方。程序设计内容如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41A IS PORT(D3,D2,D1,D0,A1,A0,EN:IN STD_LOGIC; Y:OUT STD_LOGIC); END ENTITY MUX41A; ARCHITECTURE ONE OF MUX41A IS BEGIN Y<=D0 WHEN A1='0' AND A0='0' AND EN='1' ELSE D1 WHEN A1='0' AND A0='1' AND EN='1' ELSE D2 WHEN A1='1' AND A0='0' AND EN='1'
74151 TTL 8选1数据选择器
DM74150,DM74151A Data Selectors/Multiplexers General Description These data selectors/multiplexers contain full on-chip decod-ing to select the desired data source.The150selects one-of-sixteen data sources;the151A selects one-of-eight data sources.The150and151A have a strobe input which must be at a low logic level to enable these devices.A high level at the strobe forces the W output high and the Y output (as applicable)low. The151A features complementary W and Y outputs, whereas the150has an inverted(W)output only. The151A incorporates address buffers which have sym-metrical propagation delay times through the complementary paths.This reduces the possibility of transients occurring at the output(s)due to changes made at the select inputs,even when the151A outputs are enabled(i.e.,strobe low).Features n150selects one-of-sixteen data lines n151A selects one-of-eight data lines n Performs parallel-to-serial conversion n Permits multiplexing from N lines to one line n Also for use as Boolean function generator n Typical average propagation delay time,data input to W output 15011ns 151A9ns n Typical power dissipation 150200mW 151A135mW n Alternate Military/Aerospace device(54150,54151A)is available.Contact a Fairchild Semiconductor Sales Office/Distributor for specifications. Connection Diagrams Dual-In-Line Package DS006546-1 Order Number54150DQMB,54150FMQB, DM54150J or DM74150N See Package Number J24A,N24A or W24C Dual-In-Line Package DS006546-2 Order Number54151ADMQB,54151AFMQB, DM54151AJ,DM54151AW or DM74151AN See Package Number J16A,N16E or W16A
4选1及16选1的数据选择器
4选1的数据选择器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mux41 is port(a,b,c,d:in std_logic; s:in std_logic_vector(1 downto 0); y:out std_logic); end; architecture one of mux41 is begin y<= a when s=0 else b when s=1 else c when s=2 else d; end; 16选1数据选择器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mux161 is port(ain,bin,cin,din,ein,fin,gin,hin,iin,jin,kin,lin,min,nin,oin,pin:in std_logic; s1,s2:in std_logic_vector(1 downto 0); y:out std_logic); end; architecture one of mux161 is component mux41 port(a,b,c,d:in std_logic; s:in std_logic_vector(1 downto 0); y:out std_logic); end component; signal e,f,g,h:std_logic; begin u1:mux41 port map(ain,bin,cin,din,s1,e); u2:mux41 port map(ein,fin,gin,hin,s1,f); u3:mux41 port map(iin,jin,kin,lin,s1,g); u4:mux41 port map(min,nin,oin,pin,s1,h); u5:mux41 port map(e,f,g,h,s2,y); end;
fpga选数据选择器
FPGA实验报告 姓名朱聪聪学号 39 姓名武帅学号 课 题 名 称 8选1数据选择器设计 实验目的1、理解数据选择器功能。 2、掌握VHDL并行语句中条件信号赋值的格式和用法。 设计要求 设计一个8选1数据选择器使其满足如下真值表： 8选1数据选择器真值表 地址码（选择信号）输出Q A0 A1 A2 0 0 0 D0 0 0 1 D1 0 1 0 D2 0 1 1 D3 1 0 0 D4 1 0 1 D5 1 1 0 D6 1 1 1 D7 表一 1.利用条件信号赋值语句实现8选1数据选择器器功能。 2.完成设计的仿真，并记录、分析仿真波形。 设计思路 条件信号赋值语句也是一种并行信号赋值语句。条件信号赋值语句可以根据不同的条件将不同的表达式赋值给目标信号，格式如下： 信号<=表达式1WHEN 赋值条件1ELSE 表达式2WHEN 赋值条件2ELSE …… 表达式n；
设计原理图及源程序LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX8 IS PORT(D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); A:IN STD_LOGIC_VECTOR(2 DOWNTO 0); Q:OUT STD_LOGIC); END ENTITY MUX8; ARCHITECTURE one OF MUX8 IS BEGIN Q<=D(0) WHEN A="000" ELSE D(1) WHEN A="001" ELSE D(2) WHEN A="010" ELSE D(3) WHEN A="011" ELSE D(4) WHEN A="100" ELSE D(5) WHEN A="101" ELSE D(6) WHEN A="110" ELSE D(7) WHEN A="111" ELSE 'Z'; END one;
八选一数据选择器
目录 1 版图设计概要 (1) 2 数据选择器简介 (2) 3 八选一数据选择器的设计 (4) 4 各模块设计 (6) 4.1五输入与门的设计 (6) 4.2八输入或门的设计 (8) 4.3反相器 (10) 4 实验总结 (12) 参考文献 (13)
巢湖学院11微电子学《集成电路CAD》课程设计 1 版图设计概要 IC（“集成电路”）产业是全球高新技术产业的前沿与核心，是最具活力和挑战性的战略产业。自2000年来，在国家政策的大力支持下，我国集成电路产业得到了长足的发展，而作为集成电路产业最前沿的设计业更是呈现出“百花齐放”的繁荣景象,作为产业命脉的IC设计人才，在IC产业最集中的长三角地区也仅仅只有几千人。所以拥有一定工作经验的设计工程师，据国内知名猎头公司烽火猎聘公司数据显示IC已成为人才猎头公司争相角逐的“宠儿”。 IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程。其主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代工厂并提交生产数据。作为连接设计与制造的桥梁，合格的版图设计人员既要懂得IC设计、版图设计方面的专业知识，还要熟悉制程厂的工作流程、制程原理等相关知识。 版图设计在大学阶段课程教学使用软件为Tanner该软件有L-Edit、S-Edit、T-Spice、W-Edit和LVS组成。 Tanner集成电路设计软件是由Tanner Research公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-EditPro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计版图的系统。
2选1数据选择器的VHDL描述
2选1数据选择器的VHDL描述 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END ARCHITECTURE one ; 译码器的设计 architecture dec_behave of e1 is signal sel : std_logic_vector( 0 to 3) ; begin sel(0) <= en ; sel(1) <= a(0) ; sel(2) <= a(1) ; sel(3) <= a(2) ; with sel select y <= "00000001" when "1000", "00000010" when "1001", "00000100" when "1010", "00001000" when "1011", "00010000" when "1100", "00100000" when "1101", "01000000" when "1110", "10000000" when "1111", "00000000" when others ; end dec_behave ; 8-3优先编码器 library IEEE; ……; entity encoder83 is port (ind: in std_logic_vector(7 downto 0);
outd: out std_logic_vector(2 downto 0)); end ; architecture behave of encoder83 is begin process (ind) begin if ind (7) = ‘1' then outd<= "111"; elsif ind (6) = ‘1' then outd<= "110"; elsif ind (5) = ‘1' then outd<= "101"; elsif ind (4) = ‘1' then outd<= "100"; elsif ind (3 )= ‘1' then outd<= "011"; elsif ind (2) = ‘1' then outd<= "010"; elsif ind (1) = ‘1' then outd<= "001"; elsif ind (0) = ‘1' then outd<= "000"; else outd<= "000"; end if; end process; end behave;
二选一数据选择器报告
EDA实验报告 组合电路设计 一、实验目的 1、熟悉quartusⅡ的VHDL文本设计全过程， 2、学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 二、实验内容 1、实验内容2：将此多路选择器看成一个元件mux21a，利用元件例化语句描述成三选一，然后进行编译、综合、仿真。 2、实验内容3：引脚锁定以及硬件下载测试。选实验电路模式5，用键1（PIO0）控制s0；用键2（PIO1）控制s1；a 3、a2和a1分别接clock5、clock0和clock2；输出信号outy仍接spker，通过短路帽选择clock0接256Hz信号，clock5接1024Hz信号，aclock2接8 Hz信号。最后进行编译、下载和硬件测试实验。 三、实验器材 PC机一台、Quartus II软件、EDA实验箱一台、下载电缆一根（已接好）。四、实验程序 实验内容2：三选一 library ieee; use ieee.std_logic_1164.all; entity muxk is port(a1,a2,a3: in std_logic; s0,s1: in std_logic; outy: out std_logic); end entity muxk; architecture bhv of muxk is component mux21a port( a,b: in std_logic; s: in std_logic; y: out std_logic); end component; signal tmp: std_logic; begin u1: mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp); u2: mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy); end architecture bhv; 五、实验步骤 实验二：在实验一的基础上，新建VHDL文件，命名为muxk。在VHDL编辑窗口中输入实验程序后，进行编译、综合、仿真。 实验三：