latch up

闩锁效应(latch up)

闩锁效应(latch up)是CMOS必须注意的现象,latch我认为解释为回路更合适,大家以后看到latch up就联想到在NMOS与PMOS里面的回路,其实你就懂了一半了.

为什么它这么重要?因为它会导致整个芯片的失效,所以latch up是QUAL测试的一种,并且与ESD(静电防护)紧密相关。

第一部分latch up的原理

我用一句最简单的话来概括,大家只要记住这句话就行了:latch-up是PNPN的连接,本质是两个寄生双载子transisitor的连接,每一个transistor的基极(base)与集极(collector)相连,也可以反过来说,每一个transistor的集极(collector)与另一个transistor的基极(base)相连,形成positive feedback loop(正回馈回路),

下面我分别解释。

我们先复习什么是npn,如图1,在n端加正偏压,np之间的势垒就会降低,n端电子为主要载流子,于是电子就很开心地跑到p,其中有一部分电子跑得太开心了,中间的p又不够厚,于是就到pn的交界处,这时右边的n端是逆偏压,于是就很容易就过去了。所以,左边的n为射极(emmiter,发射电子),中间P为基极(base),右边n为集极(collector,收集电子嘛)

latch up

latch up

latch up

理解了npn,那么pnp就好办,如图2。

图2清楚的表示了latch up的回路。左边是npn,右边是pnp,

图3是电路示意图。

大家可以看出,P-sub既是npn的基极,又是pnp的集极;n-well既是既是pnp的基极,又是npn的集极,所以说,每一个transistor的集极(collector)与另一个transistor的基极(base)相连。

那么电流怎么走呢?

比如在P+加5V-->电洞被从P+推到N well-->越过n well再到p sub-->这个时候,大家注意,电洞有两条路可走,一是跑到NMOS的N+,二是跑到旁边的Nwell,nwell比n+深,当然更好去,所以电洞又回去了。这样就形成回路,而且会循环下去,gate基本上就成了摆设,完全控制不了电子或电洞的走向,所以CMOS就失效了。

图4是一个公式,我也不知道是什么意思,反正2个β变小,latch up就不容易发生

latch up

latch up

图5是首位发现latch up的达人做出的解释:latch up是由于field inversion(反转电场),值得记住,但我不懂。

第二部分如何解决latch up?

大家只要记住一句话,电子和电洞,都是单纯的家伙,哪里容易去,他们就去哪里,就像他们本来想去看朋友,走到半路看到一个美女在对他们打招呼,于是就很自然的跑到美女那边去了,不去本来该去的地方。

所以,下面所有的解决方法,要么是阻止电子或电洞去看美女,或者找个更漂亮的美女吸引他们过去。

解决方法目前为止,我总结出7个,如下:

1.加大N+,P+距离,这是最容易想到的办法,虽然前面有美女,但是太远,所以还是

不去了。电子或电洞也是这样。

但是,这样的,必然会导致芯片的集成度下降,所以这是很傻的办法,没人用。

2.加深Isolation.就是在NMOS和PMOS之间加隔离,比如STI(0.25um以下)和Field

OX(0.35um以上)。但是,隔离深度总是有限的,电子或电洞总有办法绕过去。

3.SOI。Silicon on Insulator,在Si的表面加一层SiO2,使well或者N+无法直接与P-sub连

接,这样电子或电洞就到不了下面。

4.Retrograded well,倒阱,用高能离子注入将杂质打入阱底部,这种阱不像常规的阱表面

浓度最高,阱底部浓度最低,而是正相反,所以叫做倒阱。

这个概念极为重要!下面的浓度很大,那么电子或电洞到了基极以后,高浓深井可以有效的增加复合,就不想到集极去了,降低bipolar的放大系数,使没有backbias偏置的晶体管免于latch-up。

5.EPI wafer。这也是一个重要的概念,在heavy doped substrate上面,加上一层轻微掺杂

的EPI layer,这就是EPI wafer。当这层EPI layer够薄的时候,pnp的载流子就不想去npn了,而是跑到更舒服的heavy doped substrate,因为heavy doped底材的浓度比P-sub的掺杂浓度高多了。如图6很明显,EPI layer越薄越好,如图7,3um的EPI layer,trigger current(引发latch up的电流)最大,最不容易发生latch up但是不能太薄,不然底

材的离子就扩散到EPI layer里面,造成离子浓度改变。这是用EPI wafer的原因,EPI wafer缺点只有一个:贵!

latch up

latch up

6.Guard ring。在N+和P+的旁边加一个guard band,相当于保险,如图8。大家看图9,

应该会明白为什么Guard ring能防止latch up,与EPI是类似的道理。

latch up

latch up

7.Design rule。这个很简单,在design的时候,会规定P+,N+的距离,guard ring离P

+,N+的距离等等。

最后一个问题是,这么多解决方法,到底用哪一个?答案还是很简单,只要你有钱,能一起用就一起用。

latch up(闩锁反应)&n v8m r n p%p6?

半导体技术天地[Semiconductor Technol ogy Worl d]&y S!M#E!x*y

我们无可逃避,只能坚强应对。首先来看一下latch up时拍到的照片^M D$Z4R

芯片设计版图晶圆制造工艺制程封装测试,w afer,c hip,ic,design,fabrication,pr ocess,lay out,package,test,FA,RA,QA7B^

红点部分就是发生latch up的位置,latch up可谓芯片杀手,通过循环放大d)E放大后的照片芯片设计版图芯片制造工艺制程封装测试,w afer,c hip,ic,proc ess,layout,pack age,FA,QA u:z&}

最终将芯片烧毁。我不想告诉大家latch up有多可怕,但有一点是应该知道的芯片设计版图芯片制造工艺制程封装测试,wafer,chi p,ic,pr ocess,lay out,package,FA,QA$z [)H N~/m-K k

这种现象损害了芯片。J2c

latch up

图片附件: latch01.jpg (2007-1-30 16:38, 11.73 K)

latch up

latch up

图片附件: latch02.jpg (2007-1-30 16:38, 10.62 K)

latch up

在CMOS制程里,这种情况就是由于npn或pnp结构形成的放大电路造成的。

所以要了解latch up现象,就必然首先了解放大电路是如何构成的,而最根本的就芯片设计版图芯片制造工艺制程封装测试,wafer,chi p,ic,pr oc ess,layout,pack age,FA,QA.H F+w?:S-G u Z~w

芯片设计版图芯片制造工艺制程封装测试,w afer,c hip,ic,process,l ayout,pack age,FA,QA:e5Q d/W(a.V%M)c#t*o W

归结到npn或pnp晶体管是如何工作的。了解晶体管的工作原理是研究latch up的重点。

?.F9r l e:\1@0B ]

而解决这一问题的关键又在于了解放大电路是如何构成的,这是两个方面,以下着重讨论。

芯片设计版图芯片制造工艺制程封装测试,w afer,c hip,ic,process,l ayout,pack age,FA,QA o w#R8Q w d'q0Q8G

一、晶体管的工作原理t(? K l;G

半导体工艺中,由高纯度的本征半导体进行掺杂,从而形成不同的形态。如果掺杂5价原子因电子数大于空穴www.chi nael http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.htmlmhp.2ic.c n4R6[ f F\4h

数即称为n型半导体,若掺杂3价原子因电子数小于空穴数即称为p型半导体。空穴和电子都能搬运电荷,因而称载流子。芯片设计版图晶圆制造工艺制程封装测试,wafer,chi p,ic,design,fabrication,proc ess,layout,pack age,test,FA,RA,QA!N#g*W

将两种形态的半导体相邻结合到一起,由于彼此所含电子和空穴数浓度不同,因而相互扩散,由浓度高的向浓度低的地方移动,电子和空穴会在一定时间内相互结合而消失,以保持中性,这样形成一段没有载流子的空间,称为耗尽[5i层。耗尽层存在电位差,有电场的存在,称之为内电场。在电场的作用下载流子发生定向移动,称之为漂移。扩散使电场增加,空间电荷范围加大,而漂移则在减弱空间电荷范围。这种将pn 相邻结合到一起制成的晶体结构,称之为pn结。

'O pn 结在没有外力的情况下,处于热平衡状态,这种平衡状态是处于动态之中的,即扩散运动与漂移运行

达成的平衡状态。芯片设计版图芯片制造工艺制程封装测试,wafer,chi p,ic,pr ocess,lay out,package,FA,QA#g Z-X

pn结的外加电压,如果p端的电位高于n端的电位,这样的外电电场削弱了内电场,有利于多数载流子的扩散,形成从p流向n的电流,称为正向偏置,反之,载流子则几乎不发生移动,称为反向偏置。反向电压大于某一值时,会有导致pn结击穿,称为齐纳击穿或隧道击穿。另一种情况,是pn结两侧的杂质浓度过小,在高的反向电压作用下,M

G [+o引起价键的断裂,从而使电流成倍增加,称为电子雪崩现象或雪崩击穿。pn结制作成元器件使用就是二

极管。%S D!i_3|5[:g

pn结,p区空穴向n区扩散,n区电子向p区扩散,在相遇处复合。p区空穴扩散后留下负离子,而n 区电子扩散后留下正离子,形成由n指向p的内电场。正向偏置时,p区不断提供复合留下的负离子,n 区则复合留下的正离子,使得内电场范围缩小,扩散运动大于漂移运动,平衡状态发生破坏,因而有电流的产生。反向偏置,少数载流子的漂移处于优势,;x,]但因少数载流子浓度太低,引起的反向电流远小于正向电流。所以问题关键在于扩散与漂移运动是否平衡。

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图片附件: psbias.gif (2007-1-30 16:38, 2.26 K)

latch up

1V&K*y W S N+G$Q

半导体技术天地[Semiconductor Technol ogy Worl d]8\+c

半导体三极管,存在两个pn结,了解半导体三极管的工作原理就是要了解这两个pn结的平衡状态,在发生什么变化。

这是三极管的符号,B(base)代表基电极,C(collector)代表集电极,E(emitter)代表发射极。www.chi nael http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.htmlmhp.2ic.c n][ _ C;|

g4i

@(E&`D7},n

晶体管的制作要求,从浓度大小来看,发射区最大,集电区最小。从尺寸看,集电区最大,基区最小。如果条件半导体技术天地[Semiconductor Tec hnology World]#uW-Q;x3t W&x!Y6y Q-d

Z.l s/v

不能满足,晶体管将无法工作。芯片设计版图晶圆制造工艺制程封装测试,wafer,chi p,ic,design,fabrication,proc ess,layout,pack age,test,FA,RA,QA7w r

1O A:[P-O

以下以基极接地(共基极)为例进行分析:

latch up

图片附件: pnpsymbl.gif (2007-1-30 16:38, 1.87 K)

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如上图所示,在E-B之间加正向偏置,在B-C之间加反向偏置。芯片设计版图芯片制造工艺制程封装测试,wafer,chi p,ic,pr ocess,lay out,package,FA,QA3i0z/b4f m f3x

www.c http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.html.c nbbs.s http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.htmlm http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.html"H%此时发射区的电子浓度上升,在正向偏置的情况下,大部分电子都扩散到基区

因为基区很薄,有少部分电子流出,但大部分在电场的作用下,漂移到集电区。

其中有些情况,比如基区向发射区的漂移(发射区很高的杂质浓度),集电区向基区的扩散等微乎其微(反向偏置),所以可以忽略。])F-k J1j

所示npn的能够工作,除了发射区浓度很高,基区很薄,还有保证E-B正向偏置,B-C反向偏置。相应电流关系如下:

Ie=Ib+Ic &w

假设Ie占Ic的比例为a,即Ic=aIe,Ib=(1-a)Ie

称为电流传输率。www.chi nael http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.htmlmhp.2ic.c n0]l V:w

Ic/Ib=(Iea)/[(1-a)Ie]=a/(1-a) ww w.chi naelec.c om.c http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.htmlmhp.2ic.c n6a w h u;{6m

设定a/(1-a)为?,称为电流放大倍数。

通过比例关系可知,如果电流传输率为90%,电流放大9倍

}5Dm如果电流传输率为99%,电流将放大99倍。

90%到99%,放大倍数的骤增,可以想像Ib只要有小的变动,电流放大倍数就有大的变化。芯片设计版图晶圆制造工艺制程封装测试,w afer,c hip,ic,design,fabrication,pr ocess,lay out,package,test,FA,RA,QA 如此可见,晶体管是电流控制器件。c-]&w

;k

www.c二、放大电路是如何构成及触发条件芯片设计版图晶圆制造工艺制程封装测试,wafer,chi p,ic,design,fabrication,proc ess,layout,pack age,test,FA,RA,QA4_0w^G S5_

芯片设~j7\现在进行实际操作,为了分析方便,以如图所示的电路具体进行分析。];~/b'b(V+

对应CMOS的简单版图如下:

latch up

图片附件: latchupfg02.gif (2007-1-30 16:38, 12.4 K)

latch up

图画得不好,还请谅解。以下来看一下对应的剖面图。

latch up

图片附件: latchupfg03.gif (2007-1-30 16:38, 10.2 K)

latch up

](X V'|$x O {3t

任何相邻的pnp 或npn 都可以构成晶体管,所以考虑起来似乎比例麻烦!!

从晶体管偏置来看,npn 的基区p+与p-sub 成反向偏置,发射区为衬底上的

m5F f4A'x W

www.c hinaelec

任一n+型区域,集电区为nwell 及nwell 上的n+。此时npn,基区接vss

发射区接vss/in/out,集电区接vdd 。就正反偏的原则来看,只要发射区联接 芯片设计版图晶圆制造工艺制程封装测试,wafer ,chi p,ic ,design,fabrication,proc ess,layout,pack age,test ,FA,RA,QAm E x y-]%\L+z

电压小于vss,即npn 可以触发。而另一边的pnp,基区接vdd,发射区接out/vdd/in ,

集电区接vss,触发的可能就是发射区电位高于vdd 。 ww w.c http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.htmlbbs.s http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.htmlm http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.html)|$h q,F J 从浓度与尺寸来看,也就是发射区浓度最高,基

区尺寸最小,集电区有足够的大。

芯片设计版

基区的尺寸在npn 管看来,似乎比较乐观,可惜npn 的构成是横向的,也就是说

如果把pmos 与nmos 画得太近的话就有问题了。对nwell 来说,如果nwell 的厚度很薄,

芯片设计版图芯片制造工艺制程封装测试,wafer ,chi p,ic ,pr ocess,lay out,package,FA ,QA%i R!K

为npn 的形成是在衬底横向的,而pnp 却是在nwell 中的纵向。nwell 厚度足够的薄, 0]$L 2\;z#t b4I

意味着势垒相对

较低,实现触发的可能性很大。对于日新月异的现在科技来讲,尺寸 在不断的缩小,这也是在表明基区在逐渐的变小,触发的可能突显出来。 为了便于分析,将等效的电路提取出来 接上面讲到的提取电路,如图所示:

w

我们提到了正反偏的触发和浓度及尺寸的触发,现在我们不得不对

芯片设计版图晶圆制造工

寄生电阻产生兴趣。对上述电路中,nwell 和p-sub 上形成的寄生电阻最有可能

芯片设计版图晶圆制造工艺制程封装测试,w afer,c hip,ic,design,fabrication,pr ocess,lay out,package,test,FA ,RA ,QA y!r5? I#^

影响到晶体管的触发。R1是nwell 寄生于pnp 基区与发射区的电阻。R2是p-sub 寄生于

4o'V#@-F

O @(i+}

npn 的基区与发射区的电阻。在正常情况下,没有过高或过低电压出现,浓度与尺寸 4s j#R-q)k;C1J Y6B

3X-k-[W

不去考虑的情况下,R1拉低了pnp 基区的电位,R2阻碍了npn 基区电位的降低。B-C 反偏,

B-E 正偏的情况就会出现,触发的可能存在。 上面我们只是单方面的对一个管子进行分析,既然是存在在两个三极管在电路中,就有可能

www.c http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.html.c nbbs

其中一个受另一个的影响。当其中一个触发时,另一个晶体管有可能被这个晶体管触发。

u-[Y%L ^7U

三、一些

解决办法的介绍 芯片设计版图晶圆制造工艺制程封装测试,wafer ,chi p,ic ,design,fabrication,proc ess,layout,pack age,test ,FA,RA,QA 3J a2I 4z*N#

通常我们提到减少latch up 的可能时,都会想到加guard ring 。想法简单,而且我们 从来就没有怀疑过,也没有真正考虑过,加guard ring 这么几个词的意义何在。 更可惜的是,这种想法并不是我们自己的,是别人跟你讲,你就认同了,是被别人迷惑了

芯片设计版图晶圆制造工艺制程封装测试,w afer,c hip,ic,design,fabrication,pr ocess,lay out,package,test,FA ,RA ,QA q7Y P1q

还是被别人收买了呢?!!

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而且,你有没有发现,增加guard ring 时有附加了design rule 吗?做layout 的真是自由,爱

芯片设计版图晶圆制造工艺制程封装测试,w afer,c hip,ic,design,fabrication,pr ocess,lay out,package,test,FA ,RA ,QA$a1X.@c3N&~9i 9R

加多宽就加多宽,爱加几道就几道,孰不知,要是加出问题来,该归究谁的责任呢?!!如果 芯片设计版图晶圆制造工艺制程封装测试,wafer ,chi p,ic ,design,fabrication,proc ess,layout,pack age,test,FA,RA,QA c6Q#s o#u1p

加得太宽,增加了面积,增加的成本,老板可不会对你客气。芯片设计版图芯片制造工艺制程封装测试,wafer,chi p,ic,pr ocess,lay out,package,FA,QA$v^P)o(D

芯片设计版图芯片制造工艺制程封装测试,w afer,c hip,ic,process,l ayout,pack age,FA,QA j(h:\6W9X

遗憾的是计算这个rule,确实可以写成一篇论文,然后买个好价钱,也可以天天过上老婆w ww.chi naelec.c om.c nbbs.sos http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.htmlmhp.2ic.c3y&w

孩子热炕头的好日子。芯片设计版图晶圆制造工艺制程封装测试,wafer,chi p,ic,design,fabrication,process,l ayout,pack age,test,FA,RA,QA D(H8Y9qx3c

回到正题,解决的方法多种多样,如果出发点不同,解决的方法也就各异。比如可以在工艺上芯片设计版图晶圆制造工艺制程封装测试,wafer,chi p,ic,design,fabrication,proc ess,layout,pack age,test,FA,RA,QA)M m8J1S4f _%I n1i

|%V p0H0G T-w

控制杂质浓度,基区尺寸,加外延层等。对layout来讲,比较简单的还是加guard ring,主要的作用芯片设计版图晶圆制造工艺制程封装测试,w afer,c hip,ic,design,fabricati on,pr ocess,lay out,package,test,FA,RA,QA/j$s*o*J/?S6l会在下面详细分析。在电路上加钳位二极管控制电位,但对钳位二极管的开关速度等方面的参数需要

6~*c;M%k8H

慎重考虑。半导体技术天地[Semiconductor Tec hnology World]#}?"r t*u]6j上图为加guard ring后的效果。

[1]中认为在nwell中扩散n+或在p-sub中扩散p+所做的guard ring为多数载流子保护环,

反之则为少数载流子保护环。

5k a6~

少数载流子保护环作用是先于寄生集电区,提前收集会引起触发的少数载流子。这种结构芯片设计版图晶圆制造工艺制程封装测试,w afer,c hip,ic,design,fabrication,pr ocess,lay out,package,test,FA,RA,QA p-Y%Y x;R0m

对横向寄生晶体管有效,但对纵向晶体管几乎没有作用。而且这种保护环并不见得都要成封闭状态,芯片设计版图芯片制造工艺制程封装测试,w afer,c hip,ic,proc ess,layout,pack age,FA,QA,Z(A Q h6J-x

芯片设计版图芯片制造工艺制程封装测试,w afer,c hip,ic,process,l ayout,pack age,FA,QA:K a4O P.r n([

它应该包围在潜在的发射区。半导体技术天地[Semiconduct or Technol ogy World] o*L,~8h w!

多数载流子保护环,在局部位置减轻了寄生电阻,并且在对发射区的远近上,分别称为

www.c http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.html.c nbbs.s http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.htmlm http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.html3@#r!D/f)a,M(x

弱势结构和强势结构。强势结构较为有效,因为它靠发射区较近,有电流导向的作用。

上图中所加的guard ring中,从左到右,依次为强弱弱强结构。www.chi nael http://m.sodocs.net/doc/f4d855bd51e79b89680226d6.htmlmhp.2ic.c Q4O'i1G

建议多打nwell contact和p-sub contact,以减轻连入的寄生电阻。半导体技术天地[Semiconductor Tec hnology World]-T RN&`0L6~

芯片设计版图芯片制造工艺制程封装测试,w afer,c hip,ic,process,l ayout,pack age,FA,QA0aC#F[ K([

上述办法,完全是针对layout而言的。对其他的解决方法也只能靠关流程的0y D4U a+}+

芯片设计版图晶圆制造工艺制程封装测试,w afer,c hip,ic,design,fabrication,pr ocess,lay out,package,test,FA,RA,QA L-p[4W3M工程师做相应的对策了。芯片设计版图芯片制造工艺制程封装测试,wafer,chi p,ic,pr ocess,lay out,package,FA,QA"{`3S h&m']-i2B

芯片设计版图芯片制造工艺制程封装测试,w afer,c hip,ic,process,l ayout,pack age,FA,QA6Y$T$I G

latch up研究清楚还需要花很多的时间。半导体技术天地[Semiconductor Technol ogy Worl d]Q }

~ 好,就暂时写这些了。其实要把

latch up

b)U?-

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