CMOS石英晶振最优起振条件分析与电路设计_1

CMOS石英晶振最优启振条件分析与电路

设计

摘要：本文基于自动控制原理，对Pierce CMOS晶振电路的启振条件作了详细的分析，对电路中影响石英晶振起振的各种寄生参数作了深入研究，结合Matlab对理论分析作了验证，并以15Mhz晶振为例，设计了一个保证晶振可靠起振的最优反相器，最后通过HSPICE模拟进一步验证了理论分析的正确性。

关键词：CMOS；石英晶振；启振条件

The optimum start-up conditions analysis and Circuit design of CMOS Crystal Oscillator

Jiang Renjie

(School of Computer Science, National University of Defense Technology)

Abstract：This paper investigates the start-up conditions in Pierce CMOS crystal oscillator base upon the auto-control principle . The effect of oscillator start-up conditions caused by crystal circuit parasitics has been analyzed theoretically in detail. The result of theoretical analysis is verified using Matlab, and the optimum inverter which can guarantee circuit oscillate reliably has been designed for the 15Mhz crystal oscillator as an example. Finally, using Hspice simulation, the correctness of the theoretical analysis is verified further.

Key words：CMOS, Crystal oscillator, Start-up condition

I . 引言

在现代电子系统中，Pierce CMOS晶振电路，作为时钟发生器，得到越来越广泛的应用[1][2][8][10]。基于CMOS反相器的石英晶体振荡器是一种常用的结构，然而，以前的分析直接从电路结构入手，没有把晶振电路作为一个控制系统来分析，也没有很好的关注晶振中寄生参数对振荡器起振的影响[8][10]，只是说明了反相器在某一尺寸可以起振，并没有说明怎样设计一个反相器，使其尺寸在一个范围内都能使晶振电路可靠起振，以及怎么使其快速起振。晶振电路在固定偏置下，即使环路增益满足“巴克豪森准则”，振荡器似乎能够振荡，而实际上如果环路增益太大，电路也不能起振。本文针对这些问题，把晶振电路从控制系统的角度，结合自动控制原理进行理论分析，详细说明了各种参数对电路性能的影响，得到使晶振电路起振的环路增益的范围，并结合Matlab得到一个最优值，最后以15MHz晶振电路设计为例，在SMIC 130nm CMOS工艺下，通过Spice 模拟验证理论分析的正确性。

II . 原理

石英谐振器简称晶体，是晶体振荡的核心原件，它由石英晶体片、电极、支架及其他辅助装置组成，是利用石英晶体的压电效应原理制成的电、机械振荡系统。如图1是石英晶振的等效电路。

图1. 石英晶振等效电路

Fig. 1. crystal equivalent circuit

石英晶振由等效电阻R0、等效电感L0和等效电容C0组成的串联振荡回路与静态电容C3并联组成。在等效电路中，L0、C0组成串联谐振电路，谐振频率为[5]：

0f =

(1)

而L 0、C 0又与C 3组成并联谐振回路，谐振频率为：

f ∞=

(2)

当工作频率

0f f <时，晶体呈容性；当工作频率

0f f f ∞<<时，晶体呈感性；而当工作频率

f f ∞>时，

晶体呈容性。晶体在晶体振荡器主振级的振荡电路中呈现感性，即工作频率满足

0f f f ∞<<。

如图2是常用的Pierce

振荡器拓扑图。

图2. Pierce 石英振荡电路

Fig. 2. Pirece crystal oscillator circuit

Pierce 振荡器电路用并联反馈电阻R f 引进直流偏置。在电路起振时，R f 使得反向器的V in ≈V out ≈V dd /2。为了减小晶振上的负载电阻，这些偏置电阻在工艺和有源器件的特性允许的情况下要尽可能的大，当振荡频率为1MHz~~20MHz 时，R f 典型值为1M?~~10M?范围。反相器提供了必要的增益并产生180°相移，电容C 1和C 2设置电路的反馈因子，结合晶振的感抗产生振荡所需的另外180°相移，在加上反相器提供的180°相移，只要电路环路增益满足“巴克豪森准则”[3]：

00|()|1

()180

H j H j ωωO

≥???∠=?? (3) 那么电路就会在0ω处起振。这两个条件是必须的但还不充分，在存在温度和工艺变化的情况下为了确保振

荡，典型地我们将选择环路增益至少两倍或三倍于所要求的值。

图2所示的振荡器的小信号模型如图3所示，这可以用来确定振荡器的起振条件。跨导g m 取决反相器以及电路的偏置条件，电阻R 1和R 2分别表示总的输入输出阻抗。电容C 1和C 2包括有源器件电容和电路产生寄生电容。R 0、C 0和L 0构成晶振的等效电路。电容C 3包括了有源器件的电容，但是主要取决于晶振的固有电容，R f 是偏置引入的电阻。

-

图3. 石英振荡器小信号模型Fig. 3. Small-signal crystal oscillator

←

如图

3，我们可以研究电路的稳定性条件，从受控电流源的输出端断开环路，引进一个测试电流i 流过反馈环路以计算环路增益。首先，分析晶振等效电路以及R 3、C 3的等效阻抗，如下：

003011()||||()f Z s R R L s C s C s

=

++ (4) 20000220

3000000003

(1)

(1)(1)f f R L C s R C s C R C s L C s R C s L C s R C s C ++=

+++

+++ (5)

现在我们可以通过计算环路传输函数来分析电路的稳定性，如图3，断开反馈环

路，引入测试电流i ，则有：

221121211||

1

||

11||

()||in R C s

V R C s

R Z s R C s C s

=

?++ (6) out m in i g V = (7)

()out m in i g V

T s i i

=-

=- (8) 12

1122122211()()(1)(1)(1)(1)

m g R R T s Z s R C s R C s R R C s R R C S =-

++++++ (9)

从传输函数可以看出，T(s)包含高Q 值复数零、极点对，加上两个负实数极点和一个负实数零点。现在，可以用一些典型的晶振参数值代入函数，产生相应的波特图、根轨迹图、Nyquist （奈奎斯特）图，以分析振荡电路的是否能够起振。

III 、Matlab 分析

式(8)是电路的传输函数T(s)，可以看出T(s)是g m 的线性函数，则可以得到归一化的传输函数

()//m in T s g V i -=，g m 作为根轨迹图中变量，其

变化范围为0~~+∞。首先不考虑寄生参数R f 和C 3，且将反向器的输入电阻看成∞，用谐振频率为15MHz 典型的参数：L 0=11.25mH 、C 0=10fF 、R 0=25?、R 2=1K ?、C 1=12pF 、C 2=15pF ，用Matlab 得到的根轨迹图如图4所示。

根轨迹法是分析和设计线性系统的定常控制系统的图解方法，它是开环系统某一参数从零变化到无穷时，闭环系统特征方程的根在s 平面上变化的轨迹，如果闭环极点全部位于S 左半平面，则系统一定是稳定的，否则系统就不稳定，即稳定性只与闭环极点位置有关，而与闭环零点位置无关[4]。从图4可见，在g m 变化的整个范围内，根轨迹在右半平面都存在，系统不稳定，所以电路不存在起振的问题。

图4.根轨迹图

Fig.4. Root-locus diagram

但是，忽略C 3只是理想情况。为了电路能偏置在一个合理的工作点，R f 是必须的，下面来考虑实际情况，C 3=12pF 、R f =5M ?、R 1=1020?，我们可以得到Matlab 分析结果如图5所示，其中图5(a)为根轨迹图。从图5(a)可见，随着g m 增加，根轨迹会进入右半平面，电路会起振，但是随着g m 继续增大，根轨迹又会重新进入左半平面，系统会达到稳定，电路不能起振。所以g m 只有在一个合适的范围之内电路才会起振。从图5(c)Nyquist 也可以得到相应的结论，它包含负实轴上的点(-1/g m ,0)，从而也可以得到使得电路起振g m 的范围。如图5(d)可以看到在频率为晶体谐振频率15MHz 时，相移达到了180°这个关键点，且增益的绝对值大于一，满足了巴克豪森准则，所以只要确定一个合理的g m ，电路就会起振。

当然，为了电路能够可靠的起振，我们希望g m

的范围越大越好，而实际上g m 的范围是由电路参数确定的，而现在15MHz 晶振的参数是确定的，

经Matlab 分析可知，当R f 到达几兆欧姆时，对g m 范围的影响可以忽略，增大C 1、C 2都可以增大g m 的范围，但是电容太大，会影响振荡频率的精确度；而反相器输入输出电阻也是影响电路起振的重要

因素。所以下一节就是要通过Hspice 找到一个合理的反向器，使它的输入输出电阻及g m 能够使得电路能可靠起振。

(a)(b)

(c)

(d)

图5. (a) 根轨迹图； (b) 根轨迹局部放大图；(c) Nyquist 图；(d) 波特图Fig.5. (a) Root-locus diagram (b) enlarged diagram of Root-locus (c)

Nyquist diagram (d) Bode plot

IV 、Spice 模拟

用15MHz 晶振典型参数得到如图5(a)根轨迹图，随着g m 增大，根轨迹会进入右半平面，当g m 继续增大，根轨迹又会回到左半平面，因为根轨迹图中，左半平面系统是稳定的，右半平面系统是不稳定，而振荡电路是一个不稳定系统，所以需要根轨迹进入右半平面，此时临界点的g mmin = 1.36mA/V

和g mmax =36.5mA/V ，及当反相器的g m 在此

之间时，系统就会发生振荡,但是为了使反相器能够快速起振，反相器的跨导应满足[2]：

mopt g = (10)

确定了反相器g mopt 的值，接下来就可以确定反相器的尺寸了。在设计反向器时，考虑PMOS 管的上拉电阻与NMOS 管的下拉电阻匹配，这通常要求PMOS 与NMOS

的宽度比在3~3.5之间，这使得反相器具有一个对称的VTC 且tpLH 与tpHL 相等，但这并不意味着这一比值可以得到最小的传播延时。如果对称性和噪声容限不是主要因素，那么实际上可以通过减小PMOS 器件的宽度来加快反相器的速度，在此设计中，要求反相器tpLH 与tpHL 相等且速度较快，故将Wpmos / Wnmos 确定为2.5[6]，其沟道长度用典型值（此设计用SMIC 130nm 工艺，故L=130nm ）。按照这一原则，用Hspice 找到一组最优尺寸：Wpmos=25.5um 、Wnmos=10.2um ，Lpmos=Lnmos=0.13um ，然后结合Matlab 中15MHz 晶振典型参数，用Hspice 模拟，其结果如图6所示。 当然，本文只是以最简单的反向器为例，在实际的晶振电路中所用的反相器，根据不同的要求其结构会有所不同，但是分析方法是一样的。无论什么样的反相器结构，我们都可以得到其小信号模型，然后按照本文前面的分析方法得到保证晶振电路可靠启振的最优跨导g mopt 。继而指导反相器的设计。

图6. 振荡器Spice 模拟结果

放大

V 、结论

通过对基于CMOS 反相器的石英晶振的小信号分析，可以得到它的环路增益的传输函数。结合自动控制理论和Matlab 分析，可以确定电路中哪些参数影响振荡器启振，根据不同的晶振参数，通过Matlab 分析，可以得到使得电路起振的g m 的范围，然后通过Hspice 找到g m 在这个范围内的最优反相器，最后通过Hspice 模拟验证了理论推导的正确性。本文提供了优化反相器的设计方法，确保了晶振可靠起振。 参考文献

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crystal oscillators. IEEE J. Solid-State Circuits, Feb. 1982,SC-17(2) 228～236.

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现，电子工程师，2004.11

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MCU Oscillator Start-up Parameters ，Freescale Semiconductor,inc.2004

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Proc. Int. Congr.Chronometry, 1979, pp. 131-140.

CMOS模拟集成电路课程设计

电子科学与技术系 课程设计 中文题目：CMOS二输入与非门的设计 英文题目: The design of CMOS two input NAND gate 姓名：张德龙 学号： 1207010128 专业名称：电子科学与技术 指导教师：宋明歆 2015年7月4日

CMOS二输入与非门的设计 张德龙哈尔滨理工大学电子科学与技术系 [内容摘要]随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提升传统产业的核心技术。随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。 集成电路有两种。一种是模拟集成电路。另一种是数字集成电路。本次课程设计将要运用S-Edit、L-edit、以及T-spice等工具设计出CMOS二输入与非门电路并生成spice文件再画出电路版图。 [关键词]CMOS二输入与非门电路设计仿真

目录 1.概述 (1) 2.CMOS二输入与非门的设计准备工作 (1) 2-1 .CMOS二输入与非门的基本构成电路 (1) 2-2.计算相关参数 (2) 2-3.电路spice文件 (3) 2-4.分析电路性质 (3) 3、使用L-Edit绘制基本CMOS二输入与非门版图 (4) 3-1.CMOS二输入与非门设计的规则与布局布线 (4) 3-2.CMOS二输入与非门的版图绘制与实现 (5) 4、总结 (6) 5、参考文献 (6)

1．概述 本次课程设计将使用S-Edit画出CMOS二输入与非门电路的电路图，并用T-spice生成电路文件，然后经过一系列添加操作进行仿真模拟，计算相关参数、分析电路性质，在W-edit中使电路仿真图像，最后将电路图绘制电路版图进行对比并且做出总结。 2.CMOS二输入与非门的设计准备工作 2-1 .CMOS二输入与非门的基本构成电路 使用S-Edit绘制的CMOS与非门电路如图1。 图1 基本的CMOS二输入与非门电路 1

电子科技大学集成电路原理实验CMOS模拟集成电路设计与仿真王向展

实验报告 课程名称：集成电路原理 实验名称： CMOS模拟集成电路设计与仿真 小组成员： 实验地点：科技实验大楼606 实验时间： 2017年6月12日 2017年6月12日 微电子与固体电子学院

一、实验名称：CMOS模拟集成电路设计与仿真 二、实验学时：4 三、实验原理 1、转换速率（SR）：也称压摆率，单位是V/μs。运放接成闭环条件下，将一个阶跃信号输入到运放的输入端，从运放的输出端测得运放的输出上升速率。 2、开环增益：当放大器中没有加入负反馈电路时的放大增益称为开环增益。 3、增益带宽积：放大器带宽和带宽增益的乘积，即运放增益下降为1时所对应的频率。 4、相位裕度：使得增益降为1时对应的频率点的相位与-180相位的差值。 5、输入共模范围：在差分放大电路中，二个输入端所加的是大小相等，极性相同的输入信号叫共模信号，此信号的范围叫共模输入信号范围。 6、输出电压摆幅：一般指输出电压最大值和最小值的差。 图 1两级共源CMOS运放电路图 实验所用原理图如图1所示。图中有多个电流镜结构，M1、M2构成源耦合对，做差分输入；M3、M4构成电流镜做M1、M2的有源负载；M5、M8构成电流镜提供恒流源；M8、M9为偏置电路提供偏置。M6、M7为二级放大电路，Cc为引入的米勒补偿电容。 其中主要技术指标与电路的电气参数及几何尺寸的关系：

转换速率：SR=I5 I I 第一级增益：I I1=?I I2 I II2+I II4=?2I I1 I5(I2+I3) 第二级增益：I I2=?I I6 I II6+I II7=?2I I6 I6(I6+I7) 单位增益带宽：GB=I I2 I I 输出级极点：I2=?I I6 I I 零点：I1=I I6 I I 正CMR：I II,III=I II?√5 I3 ?|I II3|(III)+I II1,III 负CMR：I II,III=√I5 I1+I II5,饱和 +I II1,III+I II 饱和电压：I II,饱和=√2I II I 功耗：I IIII=(I8+I5+I7)(I II+I II) 四、实验目的 本实验是基于微电子技术应用背景和《集成电路原理与设计》课程设置及其特点而设置，为IC设计性实验。其目的在于： 根据实验任务要求，综合运用课程所学知识自主完成相应的模拟集成电路设计，掌握基本的IC设计技巧。 学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行电路的模拟仿真。 五、实验内容 1、根据设计指标要求，针对CMOS两级共源运放结构，分析计算各器件尺寸。 2、电路的仿真与分析，重点进行直流工作点、交流AC和瞬态Trans分析，能熟练掌握各种分析的参数设置方法与仿真结果的查看方法。 3、电路性能的优化与器件参数调试，要求达到预定的技术指标。

模拟cmos集成电路设计实验

模拟cmos集成电路设计实验 实验要求： 设计一个单级放大器和一个两级运算放大器。单级放大器设计在课堂检查，两级运算放大器设计需要于学期结束前，提交一份实验报告。实验报告包括以下几部分内容： 1、电路结构分析及公式推导 （例如如何根据指标确定端口电压及宽长比） 2、电路设计步骤 3、仿真测试图 （需包含瞬态、直流和交流仿真图） 4、给出每个MOS管的宽长比 （做成表格形式，并在旁边附上电路图，与电路图一一对应） 5、实验心得和小结 单级放大器设计指标 两级放大器设计指标

实验操作步骤： a.安装Xmanager b.打开Xmanager中的Xstart

c.在Xstart中输入服务器地址、账号和密码 Host：202.38.81.119 Protocol: SSH Username/password: 学号（大写）/ 学号@567& （大写）Command : Linux type 2 然后点击run运行。会弹出xterm窗口。 修改密码

输入passwd，先输入当前密码，然后再输入两遍新密码。 注意密码不会显示出来。 d.设置服务器节点 用浏览器登陆http://202.38.81.119/ganglia/,查看机器负载情况，尽量选择负载轻的机器登陆，（注：mgt和rack01不要选取） 选择节点，在xterm中输入 ssh –X c01n?? (X为大写，??为节点名) 如选择13号节点，则输入ssh –X c01n13 e.文件夹管理 通常在主目录中，不同工艺库建立相应的文件夹，便于管理。本实验采用SMIC40nm工艺，所以在主目录新建SMIC40文件夹。 在xterm中，输入mkdir SMIC40 然后进入新建的SMIC40文件夹， 在xterm中，输入cd SMIC40.

集成电路设计基础复习

1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案：

【书】模拟CMOS集成电路设计 毕查德.拉扎维著

【简介】模拟集成电路的设计与其说是一门技术，还不如说是一门艺术。它比数字集成电路设计需要更严格的分析和更丰富的直觉。严谨坚实的理论无疑是严格分析能力的基石，而设计者的实践经验无疑是诞生丰富直觉的源泉。这也正足初学者对学习模拟集成电路设计感到困惑并难以驾驭的根本原因。. 美国加州大学洛杉机分校(UCLA)Razavi教授凭借着他在美国多所著名大学执教多年的丰富教学经验和在世界知名顶级公司(AT&T，Bell Lab，HP)卓著的研究经历为我们提供了这本优秀的教材。本书自2000午出版以来得到了国内外读者的好评和青睐，被许多国际知名大学选为教科书。同时，由于原著者在世界知名顶级公司的丰富研究经历，使本书也非常适合作为CMOS模拟集成电路设计或相关领域的研究人员和工程技术人员的参考书。... 本书介绍模拟CMOS集成电路的分析与设计。从直观和严密的角度阐述了各种模拟电路的基本原理和概念，同时还阐述了在SOC中模拟电路设计遇到的新问题及电路技术的新发展。本书由浅入深，理论与实际结合，提供了大量现代工业中的设计实例。全书共18章。前10章介绍各种基本模块和运放及其频率响应和噪声。第11章至第13章介绍带隙基准、开关电容电路以及电路的非线性和失配的影响，第14、15章介绍振荡器和锁相环。第16章至18章介绍MOS器件的高阶效应及其模型、CMOS制造工艺和混合信号电路的版图与封装。

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cmos模拟集成电路设计_实验报告

北京邮电大学 实验报告 实验题目：cmos模拟集成电路实验 姓名：何明枢 班级：2013211207 班内序号：19 学号：2013211007 指导老师：韩可 日期：2016 年 1 月16 日星期六

北京邮电大学电子工程学院2013211207班何明枢CMOS模拟集成电路与设计实验报告 目录 实验一:共源级放大器性能分析 (1) 一、实验目的 (1) 二、实验内容 (1) 三、实验结果 (1) 四、实验结果分析 (3) 实验二:差分放大器设计 (4) 一、实验目的 (4) 二、实验要求 (4) 三、实验原理 (4) 四、实验结果 (5) 五、思考题 (6) 实验三：电流源负载差分放大器设计 (7) 一、实验目的 (7) 二、实验内容 (7) 三、差分放大器的设计方法 (7) 四、实验原理 (7) 五、实验结果 (9) 六、实验分析 (10) 实验五：共源共栅电流镜设计 (11) 一、实验目的 (11) 二、实验题目及要求 (11) 三、实验内容 (11) 四、实验原理 (11) 五、实验结果 (15) 六、电路工作状态分析 (15) 实验六：两级运算放大器设计 (17) 一、实验目的 (17) 二、实验要求 (17) 三、实验内容 (17) 四、实验原理 (21) 五、实验结果 (23) 六、思考题 (24) 七、实验结果分析 (24) 实验总结与体会 (26) 一、实验中遇到的的问题 (26) 二、实验体会 (26) 三、对课程的一些建议 (27)

实验一:共源级放大器性能分析 一、实验目的 1、掌握synopsys软件启动和电路原理图（schematic）设计输入方法； 2、掌握使用synopsys电路仿真软件custom designer对原理图进行电路特性仿真； 3、输入共源级放大器电路并对其进行DC、AC分析，绘制曲线； 4、深入理解共源级放大器的工作原理以及mos管参数的改变对放大器性能的影响 二、实验内容 1、启动synopsys，建立库及Cellview文件。 2、输入共源级放大器电路图。 3、设置仿真环境。 4、仿真并查看仿真结果，绘制曲线。 三、实验结果 1、实验电路图

集成电路设计基础 课后答案

班级：通信二班姓名：赵庆超学号：20071201297 7，版图设计中整体布局有哪些注意事项？ 答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。 2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。 3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。 4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。 8，版图设计中元件布局布线方面有哪些注意事项？ 答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。高速电路，电荷的分配效应会引起很多问题。 2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。 3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过

较大电流的那部分电源线和地线。因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。 4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。、 5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。

模拟CMOS集成电路设计实验指导手册

目录 第一部分．前言 第二部分．实验的基础知识 第三部分．实验内容 1．cadence virtuoso schematic进行电路图的绘制2．cadence virtuoso analog environment电路性能模拟3．cadence virtuoso layout editor进行版图设计4．cadence virtuoso DRC Extract LVS以及后仿真等。第四部分．附件 1．Cadence schematic simple tutorial 2.cadence virtuoso layout editor tutorial 3.SMIC0.18um library

第一部分．前言 本实验为微电子系专业选修课程《模拟CMOS集成电路设计》的配套实验。本实验围绕如何实现一个给定性能参数要求的简单差分运算放大器而展开。 通过该实验，使得学生能够建立模拟集成电路设计的基本概念，了解设计的基本方法，熟悉模拟CMOS集成电路设计的典型流程，了解在每一个流程中所应用的EDA工具，并能较熟练地使用每个流程对应的设计工具。通过让学生自己分析每个流程中所出现的问题，把课程所学知识联系实际，从而增强学生分析问题、解决问题的能力。 本实验的内容以教材一至十章内容为基础，因此，该实验适合在开课学期的后半部分时间开展。 本实验讲义内容安排如下，首先是前言，其次是基础知识，接下来是实际实验内容，具体分成四个过程，最后是附录。建议在实际实验开始之前依次浏览三个附件文档。

第二部分．实验的基础知识 该实验内容所涉及的基础知识包括两部分：电路方面、流程方面和EDA设计工具使用方面。 1．电路有关的基础知识。 该实验是围绕如何实现基于SMIC0.18um工艺下，一个给定性能参数要求的简单差分运算放大器而展开，因此，以电流镜做负载的基本五管差分运算放大器的性能分析是该实验的理论基础。具体内容在讲义以及课件相关章节中有详细介绍。以下用一张图简单重述该电路的有关性能与各元件参数之间的关系分析结论。 相关的设计公式如下：

IC设计基础笔试集锦

IC设计基础（流程、工艺、版图、器件）笔试集锦 1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕兰微面试题目） 什么是MCU？ MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。 MCU的分类 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。 RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心 很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC 系列。 CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。 DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。 2、FPGA和ASIC的概念，他们的区别。（未知） 答案：FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！( 4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目） 5、描述你对集成电路设计流程的认识。（仕兰微面试题目） 6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目） 7、IC设计前端到后端的流程和eda工具。（未知） 8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题） 10、写出asic前期设计的流程和相应的工具。（威盛） 11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试） 先介绍下IC开发流程： 1.）代码输入（design input) 用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具： Verolog：CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具： AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程？（仕兰微面试题目） 13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？（仕兰微面试题目） 14、描述你对集成电路工艺的认识。（仕兰微面试题目）

集成电路设计基础复习要点

集成电路设计基础复习要点 第一章集成电路设计概述 1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？ 2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一 年为此获得诺贝尔奖？ 3、什么是晶圆？晶圆的材料是什么？ 4、晶圆的度量单位是什么？当前主流晶圆尺寸是多少？目前最大晶 圆尺寸是多少？ 5、摩尔是哪个公司的创始人？什么是摩尔定律？ 6、什么是SoC？英文全拼是什么？ 7、说出Foundry、Fabless和Chipless的中文含义。 8、什么是集成电路的一体化(IDM)实现模式？ 9、什么是集成电路的无生产线(Fabless)设计模式？ 10、目前集成电路技术发展的一个重要特征是什么？ 11、一个工艺设计文件(PDK)包含哪些内容？ 12、什么叫“流片”？ 13、什么叫多项目晶圆(MPW) ？MPW英文全拼是什么？ 14、集成电路设计需要哪些知识范围？ 15、著名的集成电路分析程序是什么？有哪些著名公司开发了集成电 路设计工具？

16、SSI、MSI、LSI、VLSI、ULDI的中文含义是什么？英文全拼是 什么？每个对应产品芯片上大约有多少晶体管数目？ 17、国内近几年成立的集成电路代工厂家或转向为代工的厂家主要有 哪些？ 18、境外主要代工厂家和主导工艺有哪些？ 第二章集成电路材料、结构与理论 1、电子系统特别是微电子系统应用的材料有哪些？ 2、常用的半导体材料有哪些？ 3、半导体材料得到广泛应用的原因是什么？ 4、为什么市场上90%的IC产品都是基于Si工艺的？ 5、砷化镓(GaAs) 和其它III/V族化合物器件的主要特点是什么？ 6、GaAs晶体管最高工作频率f T可达多少？最快的Si晶体管能达到多 少？ 7、GaAs集成电路主要有几种有源器件？ 8、为什么说InP适合做发光器件和OEIC？ 9、IC系统中常用的几种绝缘材料是什么？ 10、什么是欧姆接触和肖特基接触？ 11、多晶硅有什么特点？ 12、什么是材料系统？

集成电路设计基础复习

1. 在P 衬底硅片上设计的PMOS 管可以分为n+层、SiO 2层、多晶硅层、金属层和N 井层。 2. 在集成电路设计中，制造厂商所给的工艺中有R □为它成为（方块电阻）。 3. MOS 管元件参数中的C ox 是栅极单位面积所具有的（电容值）。 4. 对于NMOS 而言，工作在饱和区中，其漏电流I D 等于（21()2D P ox GS TH W I C V V L μ= -），不能使用β或K 来表示。 5. 对于PMOS 而言，工作在饱和区中，其漏电流I D 等于 （21(||)2D P ox SG TH W I C V V L μ=--），不能使用β或K 来表示。 6. 对于工作在饱和区的NMOS 而言，其g m 等于（2D m GS TH I g V V =-），只能有I D 和过 驱动电压表示。 7. 对于工作在饱和区的NMOS 而言，其g m 等于（m g =），只能有I D 、W 、L 以及工艺参数表示。 8. 根据MOS 管特征曲线划分的四个工作区域，可以作为MOS 电阻的区域为（深度三极管区）。 9. 根据MOS 管特征曲线划分的四个工作区域中，可以作为电流源的区域为（饱和区）。 10. 对于NMOS 而言，导电沟道形成，但没有产生夹断的外部条件为（V DS 小于V GS -V TH ）。 11. 差动信号的优点，能（有效抑制共模噪声），增大输出电压摆幅，偏置电路更简单和输出线性度更高。 12. 分析MOS 共栅放大电路，其电流增益约等于（1）。 13. 差动信号的优点，能有效抑制共模噪声，增大输出电压摆幅，偏置电路更简单和（输出线性度更高）。 14. 共源共栅电流镜如下图所示，当V X 电压源由大变小的过程中，M2和M3管，（M3）先退出饱和区。

集成电路设计基础——发展史

集成电路设计系列第2章集成电路发展史

本章概要 2.1 集成电路的发明 2.2 微处理器的发展 2.3 摩尔定律 2 2.4 今天的IC

年德国科学家Ferdinand 1874年，德国科学家Ferdinand Braun 发现在一定的条件下，晶体能够单向传导电流并将这种现象能够单向传导电流，并将这种现象称为“整流（rectification ）。 年意大利人G i l M i 3 1895年，意大利人Gugielmo Marconi 发明了利用电波传输信号的新技术，成为无线通信的开端晶体探测器首成为无线通信的开端。晶体探测器首次被用于无线电接收机中，用于从载波中提取有用信号称之为“检波”波中提取有用信号，称之为检波。

1904年，英国科学家John Ambrose Fleming，发明了第一只电子管，被称为 Fleming Valve。 “Fleming Valve” 4 这只电子管只有阴极和阳极两个电极。他通过研究 ，将个有用信号调制到从阴极到阳极的 Edison Effect，将一个有用信号调制到从阴极到阳极的 直流电流之上。

5 1906年，美国科学家Lee de Forest 给电子管加一个电极（称为栅极）， 从而使电子管具有了放大的能力， 可以视作为晶体管的前身。

机械计算装置 英国剑桥大学教授 Charles Babbage于1932 Ch l B bb 年设想，1934年开发 被称为差动引擎 （Difference Engines） 采用十进制 6 可完成加、减、乘、除 有25000个机械部件，总 成本17470英镑

cmos模拟集成电路设计-实验报告

cmos模拟集成电路设计-实验报告

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北京邮电大学 实验报告 实验题目：cmos模拟集成电路实验 姓名：何明枢 班级：2013211207 班内序号：19 学号：2013211007 指导老师：韩可 日期：2016 年 1 月16 日星期六

目录 实验一:共源级放大器性能分析 (1) 一、实验目的 (1) 二、实验内容 (1) 三、实验结果 (1) 四、实验结果分析 (3) 实验二:差分放大器设计 (4) 一、实验目的 (4) 二、实验要求 (4) 三、实验原理 (4) 四、实验结果 (5) 五、思考题 (6) 实验三：电流源负载差分放大器设计 (7) 一、实验目的 (7) 二、实验内容 (7) 三、差分放大器的设计方法 (7) 四、实验原理 (7) 五、实验结果 (9) 六、实验分析 (10) 实验五：共源共栅电流镜设计 (11) 一、实验目的 (11) 二、实验题目及要求 (11) 三、实验内容 (11) 四、实验原理 (11) 五、实验结果 (15) 六、电路工作状态分析 (15) 实验六：两级运算放大器设计 (17) 一、实验目的 (17) 二、实验要求 (17) 三、实验内容 (17) 四、实验原理 (21) 五、实验结果 (23) 六、思考题 (24) 七、实验结果分析 (24) 实验总结与体会 (26) 一、实验中遇到的的问题 (26) 二、实验体会 (26) 三、对课程的一些建议 (27)

集成电路设计基础作业题解答(1～4)word资料5页

第一次作业： 1、 为什么PN 结会有单向导电性？ 答PN 结是由P 型半导体和N 型半导体结合在一起形成的。P 型半导体多子是空穴，N 型半导体多子是电子。当形成PN 结后由于载流子的浓度差，电子会向P 型侧扩散，空穴会向N 型侧扩散。随着扩散的进行，会在接触处形成一定厚度的空间电荷区，电荷区中的正负离化中心形成内建电场。随着空间耗尽区的扩展和内建电场的增强，电场作用下的漂移得到加强，扩散随之减弱，最后漂移电流和扩散电流达到平衡。若给PN 结两端加上正电压，外加电场将会削弱内建电场从而加强扩散削弱漂移，此时扩散电流电流大于漂移电流从而形成正向导通电流。当PN 结加上反向偏压后，外加电场和内建电场同向，此时扩散进一步收到抑制，漂移得到加强。但漂移的少数载流子非常少，所以没能形成大的反向导通电流。这就是PN 结的单向导电性。 2、 为什么半导体掺杂后导电能力大大增强 答：本征半导体在常温情况下由于热激发产生的空穴电子对浓度大约在1010量级。而在常温下本征半导体的导电能力非常弱。当掺入B 或P 等杂质后，在常温下的掺杂杂质基本全部离化，杂质的离化而会在价带或导带产生大量的能做共有化运动的空穴或电子。在杂质没有补偿的情况下，载流子浓度近似等于杂质浓度，半导体掺杂后n,p 大大增加。根据电导率σ=nq μ(n)+pqμ(p)可知，掺杂半导体的电导率大大增加，即导电能力明显增强。 3、 为什么晶体管有放大作用？ 答：我们定义晶体管集电极电流和基极电流的比值为晶体管放大倍数。只有当晶体管处于放大状态时才具有线性放大能力。当BE 结正偏，BC 结反偏时管子处于放大状态。因为发射极高掺杂，在BE 正向导通时，发射极的大量电子（以NPN 管为例）扩散到基区。基区空穴扩散到发射极，而基区浓度远比发射极来得低，所以电子扩散电流占主要部分。因为基区很薄且载流子寿命很长，到达基区的电子只有一小部分和基区注入得空穴复合，绝大部分要在反偏的集电结内建电场作用下而漂移到集电极。所以集电极电流与基极电流的比值比较大，即放大倍数比较大。 第二次作业 1.3、题目略 解答： （1）①由图可知 ②由图可知 （2） (3) 各层版图如下 (不按次序排放) 1.5、题目略 设计条件如下： ①单条形基极，单条形发射极，单条形集电极 ②工艺允许最小宽度为2u ③外延层厚度和各图形的间距也是2u ④采用标准的PN 结隔离双极型工艺 ⑤要求管子占有面积最小 解答： 根据以上条件可以得到以下layout （1）根据以上版图可以计算一个NPN 管的版图面积为 （2）W W 65103.810 4.22-??＝每个管子的功耗＝ （3）当最小间距是5um 时，38400 5.25.2104.25≈??=N ，W W 51021.538400 2-?＝每个管子的功耗＝ 当最小间距是0.5um 时，6 51084.316104.2?=??=N ，

(完整word版)微电子器件与IC设计基础_第2版,刘刚,陈涛,课后答案

课后习题答案 1.1 为什么经典物理无法准确描述电子的状态？在量子力学中又是用什么方法来描述的？ 解：在经典物理中，粒子和波是被区分的。然而，电子和光子是微观粒子，具有波粒二象性。因此，经典物理无法准确描述电子的状态。 在量子力学中，粒子具有波粒二象性，其能量和动量是通过这样一个常数来与物质波的频率 ω和波矢k 建立联系的，即 k n c h p h E ηη== ==υ ωυ 上述等式的左边描述的是粒子的能量和动量，右边描述的则是粒子波动性的频率ω和波矢 k 。 1.2 量子力学中用什么来描述波函数的时空变化规律？ 解：波函数ψ是空间和时间的复函数。与经典物理不同的是，它描述的不是实在的物理量的波动，而是粒子在空间的概率分布，是一种几率波。如果用()t r ,ψ表示粒子的德布洛意波的振幅，以()()()t r t r t r ,,,2 ψψψ* =表示波的强度，那么，t 时刻在r 附近的小体积元 z y x ???中检测到粒子的概率正比于()z y x t r ???2 ,ψ。 1.3 试从能带的角度说明导体、半导体和绝缘体在导电性能上的差异。 解：如图1.3所示，从能带的观点来看，半导体和绝缘体都存在着禁带，绝缘体因其禁带宽度较大(6~7eV)，室温下本征激发的载流子近乎为零，所以绝缘体室温下不能导电。半导体禁带宽度较小，只有1~2eV ，室温下已经有一定数量的电子从价带激发到导带。所以半导体在室温下就有一定的导电能力。而导体没有禁带，导带与价带重迭在一起，或者存在半满带，因此室温下导体就具有良好的导电能力。 1.4 为什么说本征载流子浓度与温度有关？ 解：本征半导体中所有载流子都来源于价带电子的本征激发。由此产生的载流子称为本征载流子。本征激发过程中电子和空穴是同时出现的，数量相等，i n p n ==00。对于某一确定的半导体材料，其本征载流子浓度为kT E V C i g e N N p n n ==002 式中，N C ，N V 以及Eg 都是随着温度变化的，所以，本征载流子浓度也是随着温度变化的。

IC设计入门

使用手冊
Edited by 黄子龙、赵建胜、林庆钧(2002)
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Outline
Introduction 工作站使用初级入门 事前准备 Cadence A. Layout B. Schematic C. Symbol D. PDRACULA 5. Spice A. Hspice B. Awaves 1. 2. 3. 4.
Introduction
完整的 Full-Custom 设计系统环境 1. 设计数据库-Cadence Design Framework II 2. 电路编辑环境-Text editor / schematic editor 3. 电路仿真软件-spice 4. 布局编辑软件-Candence virtuoso 5. 布局验证软件-diva, Dracula/Inquery, Hercules 系统环境 1. 工作站 2. unix-based 操作系统
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工作站使用初级入门
基本指令简介： 1. ls：检视目录下所有档案。 2. clear：清除屏幕。 3. pwd：显示目前工作的目录。 4. cd：改变目录。 5. rm：删除档案。 6. cp：复制档案。 7. mv：移动档案。 8. mkdir：建立目录。 9. rmdir：删除目录。 10. find：寻找档案。 11. passwd：改变密码。 12. chfn：改变全名。 13. finger：显示使用者信息。 14. rusers：显示所有使用者。 指令再介绍： 1.登录步骤 login ：___________(输入 username) password：___________(输入密码) 2.注销步骤 logout 或
exit
3.在线指令说明 执行格式： man [command-name] 4.改变工作目录位置 执行格式： cd [name] Example： cd dir1 改变目录位置，至 dir1 之目录位置下。 5.复制档案 执行格式： cp [-r] source destination Example： cp file1 file2 将档案 file1 复制成 file2。 cp –r dir1 dir2 复制整个目录。
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2018年宁波大学3810数字集成电路设计基础博士研究生初试试卷(A卷)

科目代码: 3810 科目名称：数字集成电路设计基础 VDD GND IN1 IN2 IN3 IN4 OUT

科目代码: 3810 科目名称：数字集成电路设计基础

科目代码: 3810 科目名称：数字集成电路设计基础 5.说明如图5所示的静态CMOS反相器的总功耗由哪几部分组成，并列出每一项功耗的具体表达式。(10分) pmos nmos VDD C L 图5. 静态CMOS反相器 6.分析图6所示的电路，在不同时钟CLK输入下Q0、Q1、Q2与Q3的输出状态，并将状态量 填入表1。假设各个D触发器的初始输出状态皆为Q=0。(10分) 图6.D触发器构成的时序逻辑电路 表1.电路输出状态表 CLK的顺 序 输入D1 Q0Q1Q2Q3 0 0 0 0 0 0 1 1 2 0 3 1 4 1 5 0

科目代码: 3810 科目名称：数字集成电路设计基础 7.试用差分串联电压开关逻辑（DCVSL）与互补传输管逻辑（CPL）实现二输入的XOR/NXOR逻 辑门，要求画出其晶体管级电路图。(10分) 8.在图7所示电路中，已知CMOS集成施密特触发器的电源电压V DD=15V, V T+=10V，V T-=5V, R=100KΩ, C=10μF。试画出u c和u0的波形，并求出u0的频率以及占空比。(10分) 图7. 施密特触发器电路 9.叙述图8所示的单管动态CMOS存储单元读与写的工作原理与工作过程。(8分) T C1 C2 图8. 单管动态CMOS存储单元 10.试回答下列问题：（1）在标准CMOS工艺中，NMOS衬底（阱）通常与电路中最低电位相接， 若NMOS衬底（阱）与最高电位相接，会产生什么害处? （4分）（2）MOS管有三种主要漏电流（4分）（3）试分别说明: 在65nm以下工艺，哪两种漏电流起主要作用?（4分）

集成电路设计基础期末考试复习题

全部复习题均可在教材上找到参考答案！！！ 1.摩尔定律的内容：单位面积芯片上所能容纳的器件数量，每12-18个月翻一番。 2.摩尔定律得以保持的途径：特征尺寸不断缩小、增大芯片面积及单元结构的改进。 3.图形的加工是通过光刻和刻蚀工艺完成的。 4.在场区中，防止出现寄生沟道的措施：足够厚的场氧化层、场区注硼、合理的版图。 5.形成SOI材料的三种主要技术：注氧隔离技术、键合减薄技术、智能剥离技术。 6.实际的多路器和逆多路器中输入和输出一般是多位信息，如果对m个n位数据进行选 择，则需要n位m选一多路器。 7.在氧化层上形成所需要的图形的步骤：甩胶、曝光、显影、刻蚀、去胶。 8.版图设计规则可以用两种形式给出：微米规则和λ规则。 9.常规CMOS结构的闩锁效应严重地影响电路的可靠性，解决闩锁效应最有效的办法是 开发多晶硅技术。 10.要实现四选一多路器，应该用2位二进制变量组成4个控制信号，控制4个数据的选 择。 11.摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献：特 征尺寸不断缩小、芯片面积不断增大、器件和电路结构的不断改进。 12.缩小特征尺寸的目的：使集成电路继续遵循摩尔定律提高集成密度；提高集成度可以 使电子设备体积更小、速度更高、功耗更低；降低单位功能电路的成本，提高产品的性能/价格比，使产品更具竞争力。 13.N阱CMOS主要工艺步骤：衬底硅片的选择→制作n阱→场区氧化→制作硅栅→形成 源、漏区→形成金属互连线。 14.解决双极型晶体管纵向按比例缩小问题的最佳方案之一，就是采用多晶硅发射极结构， 避免发射区离子注入对硅表面的损伤。 15.n输入与非门设计考虑，根据直流特性设计：Kr=KN/KP=n3/2；根据瞬态特性设计： Kr=KN/KP=n。n输入或非门设计考虑，根据直流特性设计：Kr=KN/KP=n-3/2；根据瞬态特性设计：Kr= Kr=KN/KP=1/n. 16.CE等比例缩小定律要求器件的所有几何尺寸，包括横向和纵向尺寸，都缩小k倍；衬 底掺杂浓度增大K倍；电源电压下降K倍。CV等比例缩小定律要求器件的所有几何尺寸都缩小K倍；电源电压保持不变；衬底掺杂浓度增大αK倍，以便使内部的耗尽层宽度和外部尺寸一起缩小。QCE等比例缩小定律要求器件尺寸K倍缩小，电源电压减小α/K倍（1＜α＜K），衬底掺杂浓度增大αK倍，使耗尽层宽度和器件尺寸一样缩小。 17.正胶在曝光时被光照的光刻胶发生分解反应，在显影时很容易被去掉。 18.先进的双极晶体管结构的三个基本特征：自对准工艺、多晶硅发射极技术和深槽隔离 技术。 19.存储器的总体结构包括：存储单元阵列、译码器、输入/输出缓冲器、时钟和控制电路。 20.要使电路正常工作，时钟信号为低电平的时间必须大于电路的上升时间。 21.制作硅栅具体步骤：生长缓冲层、沟道区注入、离子注入、CVD工艺淀积多晶硅、多 晶硅掺杂、光刻和刻蚀形成多晶硅栅的图形。 22.BiCMOS技术的特点? 23.MOS存储器主要分为哪两大类? 随机存取存储器RAM的可分为：动态随机存取存储