Development of a 24 ch TDC LSI for the ATLAS Muon Detector

Development of a 24 ch TDC LSI for the ATLAS Muon Detector

Yasuo Arai1 and Tsuneo Emura2

1KEK, National High Energy Accelerator Research Organization,

Institute of Particle and Nuclear Studies, (yasuo.arai@kek.jp)

2Tokyo University of Agriculture and Technology

Abstract

A prototype TDC LSI for the ATLAS precision muon tracker (MDT) has been developed. The LSI was processed in a 0.3 μm CMOS Gate-Array technology. It contains full functionality required in the final TDC.

To get a high resolution around 300 ps, an asymmetric ring oscillator and a PLL circuit are used. All the I/O signals, which are active during measurement, have LVDS interfaces. A JTAG interface is used for boundary scan and internal register setup. All the memory and control bits have parity bits so that a SEU can be detected. Radiation tolerance for Gamma ray and Neutron are also confirmed.

I.I NTRODUCTION

ATLAS precision muon tracker (MDT) requires high-resolution, low-power and radiation-tolerant TDC LSIs (called AMT: ATLAS Muon TDC). Total number of TDC channels is about 370 kch.

To study basic circuit elements and radiation tolerance, a test element group chip (AMT-TEG) was fabricated in 1999 and reported in the last LEB workshop [1]. After the success of the AMT-TEG chip, we have developed a prototype chip (AMT-1) which has full functionality for the experiment. Here we report about the design and test results of the AMT-1 chip. System tests with front-end chip, chamber and readout modules are being scheduled.

AMT-1 chip was processed in a 0.3 μm CMOS Gate-Array technology (Toshiba TC220G). It contains 24 input channels, 256 words level 1 buffer, 8 words trigger FIFO and 64 words readout FIFO. It also includes trigger-matching circuit, which selects data according to the trigger ID. The selected data are transferred through 40~80 Mbps serial lines with DS-Link protocol.

To get a high resolution and stable operation, an asymmetric ring oscillator and a Phase Locked Loop (PLL) circuit are used. All the input and output signals which are active during measurement has LVDS interfaces. A JTAG interface is used for boundary scan and internal register setup. Built-In Self-Test for memories is also activated through the JTAG interface. All the memory and control bits have parity bits so that a Single Event Upset can be detected.

Although the technology is gate-array, we have made intensive analog simulation and paid much attention to cell layout to achieve a sub-nano second timing resolution. Several macro cells are developed for time critical and analog parts. Careful floor planning are done to minimize route of the time critical signals.

Photograph of the AMT-1 chips is shown in Fig. 1. The chip is packaged in a 144-pin plastic QFP with 0.5

mm pin pitch and about 110k gates are used.

Fig. 1 Photograph of the AMT-1 chip. The die size is about

6 mm by 6 mm.

II. MDT F RONT-E ND E LECTRONICS Block diagram of the MDT front-end electronics is shown in Fig. 2. Three ASD (Amp-Shaper-Discri) chips [2] and one AMT chip are mounted on a small multi-layer printed circuit board (mezzanine board), which plugs into a MDT end plug PCB.

Two modes of operation will be provided in MDT measurement. In one mode the ASD output gives the time over threshold information, i.e. signal leading and trailing edge timing. The other mode measures leading edge time and charge. The Wilkinson ADC serves as a time slew correction and also provides diagnostics for monitoring chamber gas gain. It operates by creating a gate of ~20ns width at the leading edge of the signal, integrating charge onto a holding capacitor during the gate, and then running

down the hold capacitor at constant current (the maximum rundown time is of order 200ns). The discriminator also generates artificial dead time to avoid

multiple hits.

Fig. 2 MDT front-end electronics. AMT chip receives timing signal from three ASD chips and sends data to a Chamber

Service Module.

III. AMT-1 C IRCUIT D ESCRIPTION Block diagram of the AMT-1 chip is shown in Fig. 3, and main specification of the chip is summarized in Table. 1. Most of the circuits except time critical parts are written in Verilog code and logic synthesis are used. Since the detailed description of the chip is available in other documents [3, 4], only brief explanation is

presented here.

Fig. 3 Block diagram of the AMT-1 chip.

Table. 1 AMT-1 Specification (@40MHz System Clock)

Least Time Count0.78125 ns/bit

Time Resolution300 ps RMS

Dynamic range13 (coarse) + 4 (fine) = 17 bit

Max. Trigger Latency16 bit (51 μsec)

Int./Diff. Non Linearity< 80 ps RMS

No. of Channels24 Channels

Level 1Buffer256 words

Read-out Buffer64 words

Trigger Buffer8 words

Double Hit Resolution<10 ns

Hit Efficiency100% @400 kHz(single edge)

>99.8%@400kHz(two edge) Hit Input Level LVDS

Power 3.3+-0.3V, ~500 mW

Process0.3 μm CMOS Sea-of-Gate

Package144 pin plastic QFP

A.Timing signal

Accurate timing signals are derived from an asymmetric ring oscillator [5] which is stabilized with a Phase Locked Loop (PLL) circuit. The structure of the asymmetric ring oscillator (Fig. 4) is well fit to the gate-array structure and it generates even number of equally separated timing signals.

The PLL produces a double frequency clock (80 MHz) from a LHC beam clock (40MHz). By dividing the 12.5 ns clock period into 16 intervals a time bin size of 0.78 ns is obtained. Placement and route of this part is done manually, and fine adjustments of load capacitance are done for each output nodes.

System clock for other parts are 40 MHz, and it is generated from the 80MHz clock. The entire system clock

tree is automatically generated to reduce clock jitter.

Fig. 4. (a) Schematics of an asymmetric ring oscillator (8 stages) and (b) timing diagram. Oscillator in the AMT-1 consists of

16 stages.

B.Buffers

A hit signal is used to store the fine time and coarse time measurement in individual channel buffers. The fine time measurement is obtained from taps along the asymmetric ring oscillator. The time of both leading and trailing edge of the hit signal (or leading edge time and pulse width) can be stored. Each channel has a 4-word buffer where measurements are stored until they can be written into the common level 1 buffer.

When a hit has been detected on a channel the corresponding channel buffer is selected, the time measurement is encoded into binary form, the correct coarse count value is selected and the complete time measurement is written into the L1 buffer together with a channel identifier.

The L1 buffer is 256 hits deep and is written into like a circular buffer. Reading from the buffer is random access such that the trigger matching can search for data belonging to the received triggers.

C.Trigger matching

Trigger matching is performed as a time match between a trigger time tag and the time measurements them selves. The trigger time tag is taken from the trigger FIFO and the time measurements are taken from the L1 buffer. Hits matching the trigger are passed to the read-out FIFO. To prevent buffer overflow and to speed up the search time an automatic reject function can reject hits older than a specified limit when no triggers are waiting in the trigger FIFO.

The trigger matching can optionally search a time window before the trigger for hits which may have masked hits in the match window. A channel having a hit within the specified mask window will set its mask flag. The mask flags for all channels are in the end of the trigger matching process written into the read-out FIFO if one or more mask flags have been set.

All data belonging to an event is written into the read-out FIFO with a header and a trailer (optional). The header contains an event id and a bunch id. The event trailer contains the same event id plus a word count.

D.Control and status registers

There are two kinds of 12 bit registers, "Control" and "Status" registers. Contents of these registers are shown in Table. 2. The control registers are readable and writable registers which control the chip functionality. The status registers are read only registers which shows chip statuses.

Table. 2. Control (CSR0-15) and Status (CSR16-21) registers bit assignments.

bit11109876543210

CSR0global_re

set error_

reset

disable_

encode

enb_errrs

t_bcrevr

test_

mode

test_

invert

enb_

direct

disable_

ringosc

clkout_mode pll_multi

CSR1mask_window

CSR2search_window

CSR3match_window

CSR4reject_count_offset

CSR5event_count_offset

CSR6bunch_count_offset

CSR7coarse_time_offset

CSR8count_roll_over

CSR9strobe_select readout_speed width_select-tdc_id

CSR10enb_auto

_reject nb_l1occ

up_radout

enb_

match

enb_

mask

enb_

relative

enb_

serial

enb_

header

enb_

trailer

enb_

rejected

enb_pair enb_

trailing

enb_

leading

CSR11enb_rofull

_reject enb_l1full

_reject

enb_trfull

_reject

enb_

errmark

enb_mark

_rejected

nb_ermark

_rejected

enb_errm

ark_ovr

enb_l1ovr

_detect

enb_mres

et_code

enb_reset

cb_sepa

enb_mres

et_evrst

enb_setco

unt_bcrst

CSR12enb_sepa

_readout enb_sepa

_bcrst

enb_sepa

_evrst

enb_error

CSR13enb_channel[11:0] CSR14enb_channel[23:12]

CSR16rfifo_

empty rfifo_

full

control_

parity

error

CSR17l1_

empty l1_nearly

_full

l1_over_

recover

l1_

overflow

l1_

write_address

CSR18tfifo_

empty tfifo_nea

rly_full

tfifo_

full

running l1_

read_address

CSR19coarse_

counter

tfifo_

occupancy

l1_

start_address

CSR20coarse_counter[12:1]

CSR21000000rfifo_occupancy[5:0}

There are 15 control registers and 6 status registers. These registers are accessible from 12-bit I/O bus or through JTAG interface. Since a SEU (Single Event Upset) in the control registers may cause important effect on the chip operation, a total parity of the control registers are stored in the status register. If a bit in the setup register changes without normal write operation, a parity error is caused and notified through an Error signal or an Error packet.

E.JTAG and BIST

The chip has JTAG boundary scan circuit, which is used to scan I/O pins, the control and status registers, internal circuit registers for debugging purpose, and BIST (Built-In Self-Test) for the level 1 buffer and FIFOs. The channel buffer and the level 1 buffer have a parity bit for each word to detect SEU.

IV. M EASUREMENT R ESULTS

The chip was successfully operated and tested, though some small bugs are found. Further systematic tests combined with the ASD, readout module, and a MDT chamber are scheduled in near future. Here some of the test results are shown.

A.PLL

Jitter of the ring oscillator was measured by measuring relative time distribution to input clock. Fig. 5-(a) shows the jitter dependence to the oscillating frequency. The jitter around operating point (80MHz) is less than 150 ps. This value is sufficiently low as for the required resolution of 0.5 ns in the MDT.

Fig. 5-(b) shows the jitter variation to the power supply voltage (Vdd). This also shows good stability around the operating point (3.3V).

In the AMT-TEG chip [6], time jitter was about 140 ps and time resolution of 305 ps was obtained in which quantization error contributes 225ps. Both the Differential Non-Linearity (DNL) and Integral Non-Linearity (INL) were small (<80 ps RMS).

There is no major change in the PLL and ring oscillator parts, so similar performance is also expected in the AMT-1 chip.

B.Serial Readout

The AMT-1 chip has a serial data interface in addition to a 32-bit parallel data interface. The serial interface supports both DS-protocol and simple data-clock output. The data transfer speed is selectable between 10 MHz to 80 MHz, and 40 MHz will be used in the MDT.

An example of waveform, which is driven by LVDS drivers, is shown in Fig. 6. Packet of the data consists of a start bit, 32 bit data, a parity bit, and a stop bit.

250

200

150

100

50

σt

p

[

p

s

]

140

120

100

80

60

40

20

PLL Osc Freq [MHz]

250

200

150

100

50

σt

p

[

p

s

]

3.7

3.5

3.3

3.1

2.9

Vdd[V]

Fig. 5 PLL jitter variation relative to input clock. (a) Frequency dependence (Vdd=3.3V), (b) Voltage dependence (PLL Osc =

80 MHz).

Fig. 6. LVDS serial output (DS protocol) wave form at 40Mbps. Upper lines show data line and bottom lines show strobe signal.

C.Power Consumption

Total power consumption of the chip is measured at expected operating condition and we observed about 500 mW power dissipation. Most power consuming part is LVDS receiver at present design from the circuit analysis. Although the power consumption is marginal, further reduction of the power is planned by optimizing the LVDS receiver circuit.

D.Radiation tolerance

Total dose expected for worst location of the MDT electronics is 11 krad for 10 years LHC operation with a safety factor of 4. Radiation tolerance for gamma ray and neutron was measured in the AMT-TEG chip and

reported in reference 1 and 6. Present CMOS process shows adequate radiation tolerance for use in MDT environment.

Furthermore we also irradiated the AMT-1 chip to gamma ray at Tokyo Metropolitan University with a Co60 source. The irradiation rate was about 76 rad(Si)/sec, and total dose irradiated was 30 krad(Si). During the irradiation power and clock are supplied to the chip. To study post-radiation effects, measurements were also done after annealing (1 week at room temperature and 1 week at 100 degree C) following the "ATLAS Policy on Radiation Tolerant Electronics" procedure [7].

We have measured variation of PLL oscillation and increase of leakage current. There is no obvious change observed up to the 30 krad(Si) irradiation.

V. S UMMARY

A prototype TDC chip (AMT-1) was developed for ATLAS MDT detector. The chip was fully functional and showed adequate performance. After thorough system test with other electronics and chambers, a production chip will be designed with minor modifications to the present chip. Mass production is scheduled around the end of year 2001.

A CKNOWLEDGEMENTS

I would like to thank to O. Umeda, I. Sakai, K. Tsukamoto and T. Takada (Toshiba Co.) for their technical support. I also thank to T. Kondo (KEK) for his continuous encouragement.

R EFERENCES

[1] Y. Arai, "Performance and Irradiation Tests of the 0.3μm CMOS TDC for the ATLAS MDT", Proceedings of the Fifth Workshop on Electronics for LHC Experiments, Snowmass, 1999. CERN/LHCC/99-33, pp. 462-466.

[2] John Huth, John Oliver, Werner Riegler, Eric Hazen,

Christoph Posch, Jim Shank, " Development of an Octal CMOS ASD for the ATLAS Muon Detector", Proceedings of the Fifth Workshop on Electronics for LHC Experiments, Snowmass, 1999.

CERN/LHCC/99-33, pp. 436-442.

[3] Y. Arai and J. Christiansen, "TDC Architecture Study

for the ATLAS Muon Tracker", Proceedings of the Third Workshop on Electronics for LHC Experiments, London, Sep. 1997. CERN/LHC/97-60, pp315-319.

[4] http://atlas.kek.jp/~araiy/.

[5] Y. Arai and M. Ikeno, “A Time Digitizer CMOS

Gate-Array with a 250 ps Time Resolution”, IEEE Journal of Solid-State Circuits, Vol. 31, No. 2, Feb.

1996, pp. 212-220.

[6] Y. Arai, "Development of Front-end Electronics and

TDC LSI", Nucl. Instr. and Meth. A, Vol. 453, pp.

365-371 (2000).

[7] Atlas policy on radiation tolerant electronics.

http://www.cern.ch/Atlas/GROUPS/FRONTEND/radh ard.htm

数字集成电路设计_笔记归纳..

第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。

4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。

PLC的轧钢机控制系统设计

封面

作者：PanHongliang 仅供个人学习

江西理工大学 本科毕业设计（论文）任务书电气工程与自动化学院电气专业级（届）班学号学生 专题题目（若无专题则不填）：PLC软件设计 原始依据(包括设计（论文）的工作基础、研究条件、应用环境、工作目的等)： 工作基础： 目前，我国基于PLC轧钢机系统已经不同程度得到了推广应用。 PLC轧钢机控制技术的发展主要经历了三个阶段：继电器控制阶段，微机控制阶段，现场总线控制阶段。现阶段轧钢机控制系统设计使用可编程控制器(PLC)，其功能特点是变化灵活，编程简单，故障少，噪音低，维修保养方便，节能省工，抗干扰能力强。除此之外PLC还有其他强大功能，它可以进行逻辑控制、运动控制、通信等操作；并具有稳定性高、可移植性强等优点，因此受到广大电气工程控制技术人员的青睐。 研究条件及应用环境: 本课题是基于PLC的控制系统的研究课题。工业自动化是国家经济发展的基础，用于实现自动化控制设备主要集中为单片机和PLC。单片机由于控制能力有限、编程复杂等缺点，现在正逐步退出控制舞台。PLC则因为其功能强大、编程简单等优点，得到迅速发展及运用。PLC的功能强大，可以进行逻辑控制、运动控制、通信等操作；并具有稳定性高、可移植性强等优点，因此，PLC是工业控制领域中不可或缺的一部分。 工作目的： 轧钢机如控制和使用得当，不仅能提高效率，节约成本，还可大大延

长使用寿命。对轧钢机控制系统的性能和要求进行分析研究设计了一套低成本高性能的控制方案，可最大限度发挥轧钢机加工潜力，提高可靠性，降低运行成本，对提高机械设备的自动化程度，缩短与国际同类产品的差距，都有着重要的意义。 主要内容和要求：（包括设计（研究）内容、主要指标与技术参数，并根据课题性质对学生提出具体要求）： 1)当整个机器系统的电源打开时，电机M1和M2旋转，以待传送工 件。 2)工件通过轨道从右边输送进入轧制系统。 3)感应器S1感应到有工件输送来时，输出高电位，驱动上轧辊按预定 下压一定的距离，实现轧制厚度的调节，同时电机M3开始逆时针旋转，并带动复位挡板也逆时针转动，感应器S1复位。 4)随着轧制的进行，工件不断地向左移动。当感应器S2感应到有工件 移动过来时，说明工件的要求轧制长度已经完成，此时感应器S2输出高电位，驱动控制电机M3的电磁阀作用，使电机M3顺时针转动。 5)在电机M3顺时针转动下，挡板顺时针转动，推动工进向右移动。 当工件移动到感应器S1感应到时，S1有输出高电位，使电机M3逆时针转动，同时驱动上轧辊调节好第二个下压量，进入第二次压 制的过程。 6)再次重复上述的工作，直到上轧辊完成3次下压量的作用，工件才 加工完毕。 7)系统延时等待加工完毕的工件退出轨道，此时即可进入下一个工件 的加工过程。

#《数字集成电路设计》复习提纲

《数字集成电路设计》复习提纲(1-7章) 2011-12 1. 数字集成电路的成本包括哪几部分？ ● NRE (non-recurrent engineering) costs 固定成本 ● design time and effort, mask generation ● one-time cost factor ● Recurrent costs 重复性费用或可变成本 ● silicon processing, packaging, test ● proportional to volume ● proportional to chip area 2. 数字门的传播延时是如何定义的？ 一个门的传播延时tp 定义了它对输入端信号变化的响应有多快。 3. 集成电路的设计规则(design rule)有什么作用？ ? Interface between designer and process engineer ? Guidelines for constructing process masks ? Unit dimension: Minimum line width ? scalable design rules: lambda parameter (可伸缩设计规则，其不足:只能在有限 的尺寸范围内进行。) ? absolute dimensions (micron rules,用绝对尺寸来表示。) 4. 什么是MOS 晶体管的体效应？ 5. 写出一个NMOS 晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应） 注：NMOS 晶体管的栅、源、漏、衬底分别用G 、S 、D 、B 表示。 6. MOS 晶体管的本征电容有哪些来源？ 7. 对于一个CMOS 反相器的电压传输特性，请标出A 、B 、C 三点处NMOS 管和PMOS 管各自处于什么工作区？ V DD 8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。 9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。 ? Keep capacitances small （减小CL ） ? Increase transistor sizes(增加W/L) ? watch out for self-loading! （会增加CL ） ? Increase VDD (????) V out V in 0.5 11.522.5

轧机厚度自动控制系统设计

轧机厚度自动控制系统设计 摘要：随着社会经济的发展，对板带产品的质量和精度要求越来越高。厚度精度就是板带产品的重要质量指标之一。本文针对轧机AGC技术的现状，以及轧机厚差产生的原因进行了分析。在此基础上，对轧机AGC进行分析，以APC为主要研究对象，选用PLC作为系统的控制器，将位移传感器测得的位移量经A/D转换送给PLC来控制步进电机，从而控制阀，通过轧制力来改变辊缝厚度实现轧机厚度控制。 1 引言 轧机又称轧钢机，轧钢机就是在旋转的轧辊之间对钢件进行轧制的机械，轧钢机一般包括主要设备（主机）和辅助设备（辅机）两大部分。轧钢机按轧辊的数目分为二辊，三辊式，四辊式和多辊式，轧钢机通常简称为轧机。 板带厚度精度是板带材的两大质量指标之一，板带厚度控制是板带轧制领域里的两大关键技术之一。带钢纵向厚度不均是影响产品质量的一大障碍，因此，轧机的一项重要课题就是带钢厚度的自动控制。厚度自动控制系统是通过测厚仪或传感器对带材实际轧出厚度连续进行测量，并根据实测值与给定值比较后的偏差信号，借助于控制回路或计算机的功能程序，改变压下装置、张力或轧制速度，把带材出口厚度控制在允许的偏差范围内。实现厚度自动控制的系统称为“AGC"。 我国近年来从发达国家引进的一些大型的现代化的板带轧机，其关键技术是高精度的板带厚度控制和板形控制。板带厚度精度关系到

金属的节约、构件的重量以及强度等使用性能，为了获得高精度的产品厚度，AGC系统必须具有高精度的压下调节系统及控制系统的支持。 而对于轧机来说产生厚差的原因大致可分为三大类： （1）轧机方面的原因：轧辊热膨胀和磨损、轧辊弯曲、轧辊偏心和支撑辊轴承油膜厚度等都会产生厚度波动。它们都是在液压阀位置不变的情况下，使实际辊缝发生变化，从而导致轧出的带钢厚度产生波动。 （2）轧件方面的原因：厚度偏差会直接受到坯料尺寸变化的影响。它包括来料宽度不均和来料厚度不均的影响。 （3）轧制工艺方面的原因：轧制时前后张力的变化、轧制速度的变化等。 2 系统总体设计 厚度自动控制AGC （Automatic Gauge Control）是指钢板轧机在轧制过程中通过动态微调使钢板纵向厚度均匀的一种控制手段。厚度自动控制系统是通过测厚仪或传感器对带材实际轧出厚度连续进行测量，并根据实测值与给定值比较后的偏差信号，借助于控制回路或计算机的功能程序，改变压下装置、张力或轧制速度，把带材出口厚度控制在允许的偏差范围内。 AGC系统一般包括有： 1）压下位置闭环：为了轧出给定厚度的轧件，首先必须在轧件进入辊缝之前，准确地设定空载辊缝。其次，在轧制过程中，为了使轧后的轧件厚度均匀一致，还必须随着轧制条件的变化及时的调整空

冷轧轧机TDC控制系统

目录 冷轧轧机TDC控制系统 一．硬件和组态 二．系统软件 1.处理器功能简介 https://www.sodocs.net/doc/d4428401.html,MON FUNCTIONS 通用功能 3.MASTER FUNCTIONS 主令功能: 4.STAND1-STAND5 机架控制系统1-5 冷轧轧机TDC控制系统 一．硬件和组态 TDC工业控制系统西门子公司SIMADYN D的升级换代产品，也是一种多处理器并行远行的控制系统。典型的TDC控制系统的配置是由电源框架、处理器摸板、I/O摸板和通讯摸板搭建构成。 电源框架含21个插槽，最多允许20个处理器同时运行。框架上方的电源可单独拆卸，模板不可带电插拔。 CPU551是TDC控制系统的中央处理器，带有一个4M记忆卡，程序存储在记忆卡内，电源启动时被读入CPU551中执行。可通过在线功能对处理器和存储卡中的程序作同步修改。 SM500是数字量/模拟量输入/输出模板,更换时注意跳线. CP50MO是MPI/PROFIBUS通讯摸板，更换时需要使用COM-PROFIBUS软件对其进行组态的软件下装。 CP5100是工业以态网的通讯摸板，更换时注意插槽跳线。 CP52A0是GDM通讯模板。GDM是不同框架的TDC之间进行数据交换的特有通讯方式，不同框架的TDC通过光缆汇总到GDM内，点对点之间的通讯更加直接，传输速度更快。 TDC控制系统的硬件需要在软件程序中进行组态和编译，然后下装到CPU中。 二．系统软件 包钢薄板厂冷轧轧机区域TDC控制系统按框架分为以下三个功能：

2．1 处理器功能简介 1．COMMON FUNCTIONS 通用功能： 处理器1：SIL: 模拟功能 SDH: 轧制参数管理 IVI: 人机画面 处理器2：MTR: 物料跟踪系统 WDG: 楔形调整功能 处理器3: ADP: 实际值管理2．MASTER FUNCTIONS 主令功能: 处理器1: MRG-GT: 轧机区域速度主令 处理器2: THC-TH: 轧机厚度控制入口区域 处理器3: THC-TX: 轧机厚度控制出口区域 处理器4: SLC: 轧机滑差计算 ITG: 张力计接口 处理器5: LCO-LT: 轧机区域生产线协调3．STAND1-STAND5 机架控制系统1-5 处理器1: CAL: 机架标定 SCO: 通讯接口 MAI: 手动干涉 ITC: 机架间张力控制 处理器2: SDS: 机架压下系统 处理器3: RBS: 机架弯辊系统

轧钢机电气控制系统设计

信电学院 课程设计说明书（2014/2015学年第二学期） 课程名称：可编程控制器课程设计 题目：轧钢机电气控制系统设计 专业班级： 学生姓名： 学号： 指导老师： 设计周数： 设计成绩： 2015年7月9日

目录 1、课程设计目的 (2) 2、课程设计内容 (2) 2.1可编程控制器概述 (2) 2.2课程设计正文 (2) 2.3轧钢机电气控制模版 (3) 2.3.1轧钢机简介 (3) 2.3.2热金属探测仪 (3) 2.3.3液压系统 (4) 2.3.4电机正反转 (4) 2.4 设备选择 (4) 2.5 系统的I/O口配置 (5) 2.6梯形图程序设计 (5) 2.7程序流程图 (9) 3、课程设计总结 (10) 4、参考文献 (11)

1、课程设计目的 本次课程设计的主要任务如下： 1）了解普通轧钢机的结构和工作过程。 2）弄清有哪些信号需要检测，写明各路检测信号到PLC的输入通道，包括传感器的原理、连接方法、信号种类、信号调理电路、引入PLC的接线以及PLC中的编址。 3）弄清有哪些执行机构，写明从PLC到各执行机构的各输出通道，包括各执行机构的种类和工作机理，驱动电路的构成，PLC输出信号的种类和地址。 4）绘制出轧钢机电控系统的电路原理图，编制I/O地址分配表。 5）编制PLC的程序，结合实验室设备完成系统调试，在实验室手动仿真模型上仿真轧钢机工作过程的控制。 2、课程设计内容 2.1可编程控制器概述 可编程控制器是一种数字运算操作的电子装置，专为在工业环境下应用而设计。它采用可编程库的存储器，用来在其内部存储执行逻辑运算、顺序控制、定时、计数和算术运算等操作的指令，并通过数字式或模拟式的输入和输出控制各种类型的机械或生产过程。可编程控制器及其有关的外围设备都应按易于与工业控制系统连成一个整体，易于扩充其功能的原则设计。可编程控制器简称PLC，是以微处理器为基础，综合了计算机技术、自动控制技术和通讯技术而发展起来的一种新型、通用的自动控制装置。 2.2课程设计正文 （1）按下启动按钮，上下两轧辊电机（主拖动电机，M1）起动运转，轧制方向为从右向左轧制。左右侧轧道电机（M2和M3）启动逆时针运转，向左输送。（2）设备启动5秒后，PLC检测有无等待的轧件，即S1是否有效。若无轧件则一直等待。S1有效信号到来后，PLC通过某一路开出控制电磁铁动作，打开轧件挡板，让轧件进入轧机的右侧轨道。（3）待轧件完全进入后（设需时4秒），释放电磁铁，关闭轧件挡板。（4）轧件在右侧辊道推动下进入轧辊下轧制，轧辊间有热金属探测仪给出正在轧制的信号，由S2仿真，高电平表示正在轧制。（5）S2由高电平变为低电平表示轧件已经通过轧辊。轧件通过轧辊后PLC控制两侧辊道停止，电磁液压阀Y2动作使左侧辊道翘起。（6）1秒后启动左侧辊道向右输送。这时由安装在上轧辊上方的另一个热金属探测仪给出轧件通过的信号，由另一个手动开关S3仿真。（7）S3由高电平变为低电平表示轧件已经完全回到了轧辊右侧。PLC断开电磁阀Y2电源，并停止左侧辊道运转。（8）1秒钟后左侧辊道放平，启动左右侧辊道电机向左输送，开始下一次轧制。（9）重复（4）-（8）完成第二次轧制，并准备好第三次轧制。（10）三次轧制完成后，即热金属探测仪输出由高电平变为低电平后，左侧辊道继续向左输送3秒钟，把轧件送出轧机。结束该轧件的轧制过程。（11）回到第二步但不需要5秒的延时。（12）按下停止按钮结束工作。

轧钢机电气控制系统plc设计

科信学院 课程设计说明书（2008 /2009 学年第一学期） 课程名称：可编程序控制器设计任务书 题目：轧钢机电气控制系统设计 专业班级：电气及自动化05-1班 学生姓名：杨晓娜 学号：050062107 指导教师：安宪军 设计周数：2周 设计成绩： 2009年1月9日

目录 一、课程设计的目的 (1) 二、课程设计正文 (1) 三、可编程序控制器概述 (1) 四、轧钢机电气控制模板 (2) 五、编制梯形图 (2) 六．实验程序 (6) 十二、课程设计总结或结论 (7) 十三、参考文献 (8)

一、课程设计目的 了解普通轧钢机的结构和工作过程；弄清有那些信号需要检测；弄清有那些执行机构；绘制出轧钢机电控系统的电路原理图，编制I/0地址分配表；编制PLC的程序，结合实验室设备完成系统调试，在实验室手动仿真模型上仿真轧钢机工作过程的控制。 二、课程设计正文 1．控制要求 （1）按下启动按钮，上下两轧辊电机（主拖动电机，M1）起动运转，轧制方向为从右向左轧制。左右侧轧道电机（M2和M3）启动逆时针运转，向左输送。（2）设备启动5秒后，PLC 检测有无等待的轧件，即S1是否有效。若无轧件则一直等待。S1有效信号到来后，PLC通过某一路开出控制电磁铁动作，打开轧件挡板，让轧件进入轧机的右侧轨道。（3）待轧件完全进入后（设需时4秒），释放电磁铁，关闭轧件挡板。（4）轧件在右侧辊道推动下进入轧辊下轧制，轧辊间有热金属探测仪给出正在轧制的信号，由S2仿真，高电平表示正在轧制。（5）S2由高电平变为低电平表示轧件已经通过轧辊。轧件通过轧辊后PLC控制两侧辊道停止，电磁液压阀Y2动作使左侧辊道翘起。（6）1秒后启动左侧辊道向右输送。这时由安装在上轧辊上方的另一个热金属探测仪给出轧件通过的信号，由另一个手动开关S3仿真。（7）S3由高电平变为低电平表示轧件已经完全回到了轧辊右侧。PLC断开电磁阀Y2电源，并停止左侧辊道运转。（8）1秒钟后左侧辊道放平，启动左右侧辊道电机向左输送，开始下一次轧制。（9）重复（4）-（8）完成第二次轧制，并准备好第三次轧制。（10）三次轧制完成后，即热金属探测仪输出由高电平变为低电平后，左侧辊道继续向左输送3秒钟，把轧件送出轧机。结束该轧件的轧制过程。（11）回到第二步但不需要5秒的延时。（12）按下停止按钮结束工作。 三、可编程序控制器概述 可编程序控制器是一种数字运算操作的电子系统，专为在工业环境下应用而设计。它采用可编程序的存储器，用来在其内部存储执行逻辑运算、顺序控制、定时、计数和算术运算等操作的命令，并通过数字式模拟式的输入和输出，控制各种类型的机械或生产过程。可编程序控制器及其有关设备，都应按易于与工业控制系统联成一个整体，易于扩充功能的原则而设计”。 四、轧钢机电气控制模板

数字集成电路设计流程介绍

2002 年版权，复旦大学专用集成电路与系统国家重点实验室(设计流程1) 数字集成电路设计流程介绍 唐长文 2002年7月8日

2002 年版权，复旦大学专用集成电路与系统国家重点实验室(设计流程2) 内容 一、设计流程介绍1、流程图及设计步骤2、EDA软件 二、硬件描述语言简介 1、传统自下向上的设计方法 2、基于硬件描述语言的自顶向下的设计方法 3、硬件描述语言--VHDL介绍 4、VHDL语言设计实例 三、数字系统的结构设计-行为级或RTL级设计1、系统规范2、系统框架 3、系统源代码设计 4、系统行为级仿真 四、数字系统的电路设计--门级电路设计1、FPGA逻辑综合2、ASIC逻辑综合3、综合后仿真 五、数字系统的版图设计1、FPGA器件实现 2、基于标准单元ASIC版图的自动化生成 3、版图后仿真 六、版图验证和管子级仿真1、DRC&LVS 2、Star_sim管子级仿真

一、设计流程介绍 C语言仿真Matlab仿真COSSAP仿真

2002 年版权，复旦大学专用集成电路与系统国家重点实验室(设计流程4) 数字集成电路设计主要分为四大步：1、行为级、RTL 级源代码设计2、电路设计－门级电路设计（1）FPGA 逻辑综合（2）ASIC 逻辑综合3、版图设计 （1）FPGA 版图布局布线设计（器件实现） （2）ASIC 版图布局布线设计（基于标准单元库）4、版图验证（DRC&LVS) ?设计的步骤

2002 年版权，复旦大学专用集成电路与系统国家重点实验室 (设计流程5) ?EDA 软件 (1)FPGA 设计需要的软件源代码设计和仿真9Active-HDL FPGA 逻辑综合 9Synopsys FPGA Express 、Synplicity Synplify 、 Examplar LeonardoSpectrum 、XST(Xilinx Synthesis Tech)FPGA 器件实现 9Xilinx Foundation ISE 、Altera MaxplusII

常用基本数字集成电路应用设计

课程设计题目：常用基本数字集成电路应用设计 学生姓名： 学号： 院系： 专业班级： 指导教师姓名及职称： 起止时间： 课程设计评分： 常用基本数字集成电路应用设计 1.多谐振荡器概述 多谐振荡器是一种自激振荡器，它不需要输入触发信号，接通电源后就可自动输出矩形脉冲。由于矩形脉冲含有丰富的谐波分量，因此，常将矩形脉冲产生电路称为多谐振荡器。 1.1非门电路构成的多谐振荡器设计

1.1.1基本原理 门电路构成多谐振荡器 非门作为一个开关倒相器件，可用以构成各种脉冲波形的产生电路。电路的基本工作 原理是利用电容器的充放电，当输入电压达到与非门的阈值电压VT 时，门的输出状态即发生变化。因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值。 （1）不对称多谐振荡器 非对称型多谐振荡器的输出波形是不对称的，当用TTL与非门组成时，输出脉冲宽度 tw1=RC, tw2=1.2RC, T=2.2RC 调节 R和C值，可改变输出信号的振荡频率，通常用改变C实现输出频率的粗调，改 变电位器R实现输出频率的细调。 图1为不对称多谐振荡器，为了使电路产生振荡，要求U1A和U1B两个反向器都工作在电压传输特性的转折区，即工作在放大区。 （2）对称型多谐振荡器 电路完全对称，电容器的充放电时间常数相同, 故输出为对称的方波。改变R和C的值， 可以改变输出振荡频率。非门3用于输出波形整形。 一般取R≤1KΩ?,当R1＝R2=1KΩ，C1=C2＝100pf～100μf时，f可在几Hz～MHz 变化。

脉冲宽度tw1＝tw2＝0.7RC，T＝1.4RC. 图2中，U1A和U1B两个反向器之间经电容C1和C2耦合形成正反馈回路。 (3) 石英晶体稳频的多谐振荡器 当要求多谐振荡器的工作频率稳定性很高时，上述几种多谐振荡器的精度已不能满足要 求。为此常用石英晶体作为信号频率的基准。用石英晶体与门电路构成的多谐振荡器常用来 为微型计算机等提供时钟信号。 图3所示为常用的晶体稳频多谐振荡器。（a）、 (b)为TTL器件组成的晶体振荡电路；（c）、 (d)为CMOS器件组成的晶体振荡电路，一般用于电子表中，其中晶体的f0=32768Hz。 图3（c）中，门1用于振荡，门2用于缓冲整形。Rf是反馈电阻，通常在几十兆欧之 间选取，一般选22MΩ。R起稳定振荡作用，通常取十至几百千欧。C1是频率微调电容器， C2用于温度特性校正。

20辊轧机电气控制系统介绍

20辊轧机电气控制系统介绍 发布时间：2007-11-15 来源：打印该页 一系统概述 某冷轧不锈钢板厂采用西门子S7 300系列的315-2DP控制器作为主控制单元，安置于主操作台上作为主站，采用2套西门子ET200 远程站作为从站，安置于前后两个操作箱内接受现场操作工控制指令。ET200远程站与CPU315－2DP主站之间采用PROFIBUS现场总线连接进行通讯。轧机采用前卷取、后卷取、主轧三台直流电机完成整个不锈钢板的张力轧制。直流电机采用西门子6RA70直流调速器进行控制，控制器与CPU315－2DP之间采用PROFIBUS现场总线通讯。 同时还为此轧机配置了一台平整机，电器配置完全相同，只在功能，电机功率等参数上与主轧机略有不同。 二系统要求 1．采用西门子6RA70直流调速器作为电机控制单元，调速器可以独立采集安装于电机上的编码器读取的数据，安装于轧机上的张力传感器读取的数据，作为基本参数高速运算得到当前系统所实际需要的张力，控制直流电机让其达到需要的张力。 2． PLC控制器控制液压，压下，润滑，等外部设备，同时将操作工设定的数据实时的通过PROFIUBS现场总线传输给6RA70直流调速装置。 3．采用油马达，利用液压装置实现对轧机机心的压力控制，采用上，下各10个轧辊相互之间的挤压力实现对不锈钢板的轧制。 4．甲方要求轧制线速度，主轧120M/分，平整 90M/分。 5．该设备为国内首家自发研制的20辊轧机。 三系统配置与功能实现 根据现场实际情况和功能扩展要求，主轧机我们采用两台450KW的直流电机作为前后卷取电机，采用一台1250KW的电机作为主轧电机，平整机我们采用两台250KW的直流电机作为前后卷取电机，采用一台400KW的电机作为平整电机。采用西门子S7 300系列的315-2DP的CPU 作为主控制器，采用ET200分布式I/O作为前后操作箱的控制装置。 西门子S7-300、6RA70控制器、分布式I/O ET200，特点如下： 1．采用CPU315-2DP作为主控制器，利用CPU315内存大、速度快、支持PROFIBUS现场总线的特点，充分满足轧钢行业要求响应速度快，控制灵敏，要求复杂，现场施工简单的要求；2．采用远程I/O方案，最大限度减少接线；

数字IC设计流程及工具介绍

数字IC设计流程及工具介绍 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor 公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL 级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler 仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选择上面的三种仿真工具均可。 6、静态时序分析——STA Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。 7、形式验证

轧机厚度自动控制AGC系统说明

轧机厚度自动控制AGC系统 使 用 说 明 书 中色科技股份有限公司 装备所自动化室 二零零九年八月二十五日

目 录 第一篇 软件使用说明书 第一章 操作软件功能简介 第二章 操作界面区简介 第三章 操作使用说明 第二篇 硬件使用说明书 第一章 接口板、计算机板跨接配置图 第三篇 维护与检修 第一章 系统维护简介及维护注意事项 第二章 工程师站使用说明 第三章 检测程序的使用 第四章 常见故障判定方法 第四篇 泵站触摸屏操作说明 第五篇 常见故障的判定方法 附录： 第一章 目录 第二章 系统内部接线表 第三章 系统外部接线表 第四章 系统接线原理图 第五章 系统接口电路单元图

第一篇 软 件 说 明 书

第一章 操作软件功能简介 ．设定系统轧制参数； ．选择系统工作方式； ．系统调零； ．显示时实参数的棒棒图、馅饼图、动态曲线； ．显示系统的工作方式、状态和报警。 以下就各功能进行分述： １、在轧机靠零前操作手需根据轧制工艺，设定每道次的入口厚度、出口厚度和轧制力等参数。也可以在轧制表里事先输入，换道次时按下道次按钮，再按发送即可。 ２、操作手根据不同的轧制出口厚度，设定机架控制器和厚度控制器的工作方式，与轧制参数配合以得到较理想的厚差控制效果。 ３、在泄油状态下，操作手通过在规定状态下对调零键的操作，最终实现系统的调零或叫靠零，以便厚调系统正常工作。 ４、在轧制过程中，以棒棒图、馅饼图和动态曲线显示厚调系统的轧制速度、轧制压力、开卷张力、卷取张力、操作侧油缸位置、传动侧油缸位置、压力差和厚差等实时值。（注意：轧机压靠前操作侧油缸位置、传动侧油缸位置显示为油缸实际移动位置。轧机压靠后操作侧油缸位置、传动侧油缸位置显示的是辊缝值。）

数字集成电路知识点整理

Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息

数字集成电路的分类

数字集成电路的分类 数字集成电路有多种分类方法，以下是几种常用的分类方法。 1.按结构工艺分 按结构工艺分类，数字集成电路可以分为厚膜集成电路、薄膜集成电路、混合集成电路、半导体集成电路四大类。图如下所示。 世界上生产最多、使用最多的为半导体集成电路。半导体数字集成电路（以下简称数字集成电路）主要分为TTL、CMOS、ECL三大类。 ECL、TTL为双极型集成电路，构成的基本元器件为双极型半导体器件，其主要特点是速度快、负载能力强，但功耗较大、集成度较低。双极型集成电路主要有TTL(Transistor-Transistor Logic)电路、ECL(Emitter Coupled Logic)电路和I２L(Integrated Injection Logic)电路等类型。其中TTL电路的性能价格比最佳，故应用最广泛。

ECL，即发射极耦合逻辑电路，也称电流开关型逻辑电路。它是利用运放原理通过晶体管射极耦合实现的门电路。在所有数字电路中，它工作速度最高，其平均延迟时间tpd可小至1ns。这种门电路输出阻抗低，负载能力强。它的主要缺点是抗干扰能力差，电路功耗大。 MOS电路为单极型集成电路，又称为MOS集成电路，它采用金属－氧化物半导体场效应管(Metal Oxide Semi-conductor Field Effect Transistor,缩写为MOSFET)制造，其主要特点是结构简单、制造方便、集成度高、功耗低，但速度较慢。MOS集成电路又分为PMOS(P-channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)、NMOS(N-channel Metal Oxide Semiconductor，N沟道金属氧化物半导体)和CMOS(Complement Metal Oxide Semiconductor，复合互补金属氧化物半导体)等类型。 MOS电路中应用最广泛的为CMOS电路，CMOS数字电路中，应用最广泛的为4000、4500系列，它不但适用于通用逻辑电路的设计，而且综合性能也很好，它与TTL电路一起成为数字集成电路中两大主流产品。CMOS数字集成电路电路主要分为4000（4500系列）系列、54HC/74HC系列、54HCT/74HCT系列等，实际上这三大系列之间的引脚功能、排列顺序是相同的，只是某些参数不同而已。例如，74HC4017与CD4017为功能相同、引脚排列相同的电路，前者的工作速度高，工作电源电压低。4000系列中目前最常用的是B 系列，它采用了硅栅工艺和双缓冲输出结构。 Bi-CMOS是双极型CMOS（Bipolar-CMOS）电路的简称，这种门电路的特点是逻辑部分采用CMOS结构，输出级采用双极型三极管，因此兼有CMOS电路的低功耗和双极型电路输出阻抗低的优点。 （1）TTL类型 这类集成电路是以双极型晶体管（即通常所说的晶体管）为开关元件，输入级采用多发射极晶体管形式，开关放大电路也都是由晶体管构成，所以称为晶体管-晶体管-逻辑，即Transistor-Transistor-Logic，缩写为TTL。TTL电路在速度和功耗方面，都处于现代数字集成电路的中等水平。它的品种丰富、互换性强，一般均以74（民用）或54（军用）为型号前缀。 ①74LS系列（简称LS，LSTTL等）。这是现代TTL类型的主要应用产品系列，也是逻辑集成电路的重要产品之一。其主要特点是功耗低、品种多、价格便宜。 ②74S系列（简称S，STTL等）。这是TTL的高速型，也是目前应用较多的产品之一。

轧钢机PLC控制系统设计

轧钢机PLC控制系统设计 1 问题分析及解决方案 1.1 问题描述 在冶金企业中轧钢机是重要 的组成部分，运用PLC实现对轧钢 机的模拟，如右图。 当起始位置检测到有工件时， 电机M1、M2开始转动M3正转， 同时轧钢机的档位至A档，将钢板 轧成A档厚度，当钢板运行到左检 测位，电磁阀得电动作将左面滚轴 升高，M2停止转动，电机M3反 转将轧钢板送回起始侧。 此时起始侧再检测到有钢板， 轧钢机跳到B档，把钢板轧成B档厚度，电磁阀得电，将滚轴下降，M3正转，M2转动，当左侧检测到钢板时M2停止转动，电磁阀得电将滚轴抬高M3反转，将钢板运到起始侧。 如此循环直到ABC三档全部轧完，钢板达到指定的厚度，轧钢完成。 1.2 分析过程 该工作过程分为三个时序，当起始位置第一次检测到信号时，A档轧钢；起始位置第二次检测到信号时，B档轧钢；起始位置第三次检测到信号时，C档轧钢。由于每个档位都要工作一段时间才能切换，可以用两个定时器来实现。 2 PLC选型及硬件配置 PLC选型及硬件配置如图1。 图1

3 分配I/O地址表 I/O地址表如图2。 图2 4 主电路图及PLC外部接线图 4.1 主电路图 主电路图如图3。 图3

4.2 PLC外部接线图 PLC外部接线图如图4。 图4 5 控制流程图及梯形图程序 5.1 控制流程图 控制流程图如图5。 图5

5.2 T型图程序

6 程序调试 6.1 问题调试 为了解决A、B、C三个档位的时序问题，我选择用三条T型图程序来实现，但输出有重复，导致T型图程序运行正确但仿真出现错误。于是我改变方案，采用了M存储器来代替输出，仿真成功。 6.2 仿真图 A档运行： 传送回初始位： B档运行： C档运行：

轧钢机电气控制系统设计

信息与电气工程学院 课程设计说明书（2013 /2014 学年第 2 学期） 课程名称：《可编程序控制器应用》课程设计题目：轧钢机电气控制系统设计 专业班级：电气工程及其自动化1104班 学生姓名： 学号： 指导教师：刘增环、岑毅南等 设计周数： 2 周 设计成绩： 2014 年7月11 日

自从1969年美国DEC公司研制出世界上第一台可编程逻辑控制器以来，经过三十多年发展与实践，其功能和性能已经有了很大的提高，从当初用于逻辑控制和顺序控制领域扩展到运动和过程控制领域。可编程序控制器简称PLC，它是一个以微处理器为核心的数字运算操作电子系统装置，转为在工业现场应用而设计，PLC的程序编程，不需要专门的计算机编程语言知识，而是采用一套以继电器梯形图为基础的简单指令形式，使用程序编制形象、直观、方便易学，灵活的方便将PLC 运用到生产实践中。 随着生产力和科学技术的不断发展，人们的日常生活和生产活动大量的使用自动化控制，不仅节约了人力资源，而且很大程度上提高了生产效率，又进一步的促进了生产力快速发展，并不断的丰富着人们的生活。 本设计是基于PLC的轧钢机控制系统，利用传感器S1来检测传送带上是否有钢板，若S1有信号，表示有钢板，电机M3、M2启动，信号指示灯Y1亮。S1的信号消失，检测传送带上钢板到位的传感器S2有信号，表示钢板到位，电磁阀动作，指示灯Y2亮，电机M3反转，之后S3有信号时，钢件重复以上过程三次，即轧钢三次后满足要求，完成后，把轧件送出轧机。结束该轧件后重复上述过程进行下个轧件的过程。这种结合完成了工业上轧钢技术的大大进步。

一课程设计任务简介 (3) 1.1 设计题目 (3) 1.2 课程设计的目的 (3) 1.3 设计要求 (3) 二硬件电路设计 (5) 2.1 可编程序控制器概述 (5) 2.2 方案选定 (5) 2.3总体控制系统框架 (5) 2.4硬件系统设计 (5) 2.5 I/O地址分配 (6) 三程序设计 (7) 3.1程序流程图 (7) 3.2操作过程 (8) 3.3实验现象图块 (9) 四课程设计总结 (12) 五参考文献 (13) 附录一梯形图 (14)

集成电路(IC)设计完整流程详解及各个阶段工具简介

IC设计完整流程及工具 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor 公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL 级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler 仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standardcell）的面积，时序参数是不一样的。所