数字电子技术与逻辑设计课程基于d触发器的机械去抖动电路设计本科学位论文

天水师范学院

TIANSHUI NORMAL UNIVERSITY

《数字电子技术与逻辑设计》

设计报告

题目：基于D触发器的机械去抖动电路设计

学院：电子信息与电气工程学院

专业：电子信息工程

班级： 1 4级电信一班

姓名：

学号:

2015 年12月30日

目录

1.设计背景 (2)

2.设计要求 (2)

3电路组成框图 (3)

4.设计内容……………………………………………………….4.

4.1二选一门电路……………………………………………………..4.

4.2数字去抖动电路设计 (5)

4.3初值可预置型计数器设计 (7)

4.4 500HZ和1KHZ的分频 (10)

4.58421BCD译码的verilog语言 (13)

4.6蜂鸣器…………………………………………………………....14.

4.7动态扫描计数器与位选，选择器…………………………………………..14.

4.8十六进制7段显示译码器程序 (15)

5.整体设计电路图 (16)

6.引脚分配情况 (17)

7.调试 (17)

8.实验心得体会 (18)

9.参考文献 (18)

基于D触发器的机械去抖动电路设计

1.设计背景

作为机械开关的键盘，在按键操作时，由于机械触点的弹性及电压突跳等原因，在触点闭合或开启的瞬间会出现电压抖动。为保证按键触发的准确性，在按键电压信号抖动的情况下不能进行状态输入。为此必须进行抖动处理。

消抖部分的信号一般有硬件和软件两种方法。硬件就是加抖动电路，这样可以从根本上解决按键抖动问题。还可以用可编程逻辑器件设计相应的逻辑和时序电路，这里介绍一种使用D触发器构成的电路，能去除含电子抖动的任意形式及几乎任意频率的信号，且能从电路上控制输出信号的脉宽。这是一种更实用、功能更完善的电路。这种电路基本上就是滤波器，它可以将信号中的毛刺、随机噪声信号或电子抖动信号都“滤除”，只让真正的数据信号通过此电路。总之就是将输入电平的杂波分量滤除，能准确的判断电平变换。

因此消除始终抖动是必要的

2．设计要求

（1）在Quartus||下完成设计，根据课本第6章图6—40,设计一个机械键去抖动电路（图中工作时钟CLK为几百HZ）。参照第8章图8—28所示的同步可预置型计数器设计一个14进制计数器。计数器时钟端CLK接去抖动电路的KEY—OUT。

（2）当每一次按键，如果计数器只加1，表明去抖动电路良好；如果计数值增加大于1，表明键的抖动尚未消除。

（3）最终要能直观地比较出加抖动电路和没加去抖动电路的不同效果。

3．电路组成框图

该电路只要有二选一门电路、初值可预置型14进制计数器、显示译码器、数码管、500HZ 的分频如下图所示。

4.设计内容

单个模块的设计 4.1二选一门电路

该数据选择器有两个输出信号（A 和B ）和一个控制输入（S ）一个输出（OUT ）。当S 为1的时候OUT 选择A ，当S 为0的时候OUT 选择B

简单的表达

具体化：

二选一门电路

４.２数字去抖动电路设计

如图所示的电路由４个Ｄ触发器和１个４输入与门构成。电路有一个工作时钟CLK。4个D触发器链接成同步时序方式，即将它们的时钟输入端都连在一起。工作时与时钟同步工作，输入信号以移位串行方式向前传递。其信号输入口是KEY—OUT。

分析此电路可以发现，其“滤波”功能的关键是这样的，当信号被串入电路后，能在KEY—OUT输出脉冲信号的条件是，必须在4个D触发器的输出端Q都同时为1，次与门才输出高电平。由于干扰抖动信号是一群宽度狭窄的随机信号，在串入时，很难十分整齐地同时使与门输出为1，而只有正常信号才足够的宽度通过此电路，从而起到了“滤除”的功能。如果增加D触发器的数量，可以一定程度上提高滤波性能。

仿真结果如图所示

4.3初值可预置型计数器设计

与其他类型计数器相比，计数初值可预置型计数器的适用面更宽。如图所示译码器模块CNT4BIT余右面的4位锁存器构成了一个4为二进制计数器图中比较器COMP2本质上就是一个4输入与门，功能是当计数值为1110时，输出一个高电平进位信号，它控制多路选择器MUX4的数据通道的选择信号端S，当比较器COMPF的输出端R为0即为低电平时4路选择器MUX4会选通A0此后随着时钟连续出现，进行正常的累计加数。一旦计数器计到1110时，则输出端R为1即为高电平。选择器会选通A1，如果预置数不改变，则计数器将从初始值开始累计加数。

仿真结果如图所示

图中元件CNT4BIT是由verilog源代码编写以下为其程序：

图中元件MUX4是由verilog源代码编写以下为其程序：

图中元件DFF4是4位寄存器，寄存器在数字电路中，是用来存放二进制数据或代码的电路。寄存器是有具有存储功能的触发器组合起来的。一个触发器可以存储移位二进制代码，存放N位二进制代码的寄存器，需要用N个触发器来构成

。

从逻辑结构上看，移位寄存器有以下两个显著特征：

（一）移位寄存器是由相同的寄存单元所组成的。一般来说是，寄存单元的个数就是移位寄存器的位数，每个寄存单元的输出与其相邻的下一个寄存单元的输入之间的连接方式也不同。

（二）所有寄存单元共用一个时钟，在公共时钟的作用下，各个寄存单元的工作时同步的。在没输入一个时钟脉冲，寄存器的数据就像上或向下移动一位。

图中元件COMPF是由verilog源代码编写以下为其程序：

4.4 500HZ和1KHZ的分频

50MHZ—TO—4MHZ分频的verilog源代码以下为其程序

对Half_Int_Divd的封装如图所示

4MHZ—ＴO—500HZ和4MHZ—To—1KHZ的分频的封装

在封装一次可得

4.6 8421BCD译码的verilog语言

封装可得如图所示

4.6蜂鸣器

工作原理CO与1KHZ为进位输入，其中1KHZ相当于一个高电平即为1，由CO 控制蜂鸣器，使低电平时蜂鸣器报警。

4.7动态扫描计数器与位选，选择器

4.8如下位十六进制7段显示译码器程序

【参考借鉴】数字逻辑电路习题集.doc

第一章数字逻辑电路基础 一、填空题 1、模拟信号的特点是在 和 上都是 变化的。（幅度、时间、连续） 2、数字信号的特点是在 和 上都是 变化的。（幅度、时间、不连续） 3、数字电路主要研究 与 信号之间的对应 关系。（输出、输入、逻辑） 4、用二进制数表示文字、符号等信息的过程称为_____________。（编码） 5、()11011(2= 10)，()1110110(2= 8)，()21(10= 2)。（27、16 6、10101） 6、()101010(2= 10)，()74(8= 2)，()7(16=D 2)。（42、111100、11010111） 7、最基本的三种逻辑运算是 、 、 。（与、或、非） 8、逻辑等式三个规则分别是 、 、 。（代入、对偶、反演） 9、逻辑函数化简的方法主要有 化简法和 化简法。（公式、卡诺图） 10、逻辑函数常用的表示方法有 、 和 。（真值表、表达式、卡诺图、逻辑图、波形图五种方法任选三种即可） 11、任何一个逻辑函数的 是唯一的，但是它的 可有不同的形式，逻辑函数的各种表示方法在本质上是 的，可以互换。（真值表、表达式、一致或相同） 12、写出下面逻辑图所表示的逻辑函数R= 。（C B A Y )(+=） 13、写出下面逻辑图所表示的逻辑函数R= 。（))((C A B A Y ++=） 14、半导体二极管具有 性，可作为开关元件。（单向导电） 15、半导体二极管 时，相当于短路； 时，相当于开路。（导通、截止） 16、半导体三极管作为开关元件时工作在 状态和 状态。（饱和、截止） 二、判断题 1、十进制数74转换为8421BCD 码应当是BCD 8421)01110100(。（√）

数字逻辑电路设计及应用

数字逻辑电路设计及应用 C程序设计报告（1） [问题]： 设计一个C程序实现任意十进制数到二进制数的转换，二进制精度为11位。 [思路]： 1.十进制数转二进制数对整数和小数的处理时不一样的。所以设计程序时，也应该对读入 的整数和小数的数据分开处理。（分开的办法可以先直接对浮点数强制类型转换，即可得到整数部分，再用浮点数减整数部分，即可得到小数部分）。 2.对于整数部分，采用的是“除2法”（不知道是不是这个名字……）。即，每次将该数除 以2，得到的余数作为该位的二进制数，商作为下一次的除数，依此类推，直到商为1或0为止。 3.对于小数部分，采用的是“乘2法”（依然不知道是不是这个名字）。即，每次将小数部 分乘2，得到的整数部分即为该位的二进制数，小数部分为下一次的乘数。依此类推，这样做下去是一个无限不循环的小数，所以一般会要求二进制数中小数的精度，本题目要求的是11位。 4.在实际程序设计过程中，我发现了这样一个问题，当小数部分二进制码采用浮点型数据 时，单独输出准确无误，但与整形的整数部分二进制码结合在一起后，最后3位总是不准确的，怀疑是在相加的过程中产生了“大数吃小数”的问题。按照一般思维，此时应提高精度，采用long double型变量，但是我采用的编译器是采用Windows C的运行库（MS C编译器）的MinGW，其对printf函数不支持long double型。无奈之下，我只能把小数部分存为一个11位长的数组，再对其输出。 [流程]： [程序]：

/******************************************************************** /* this is a program to transform decimal nubers to binary nubers. /* Huang Bohao /* 将小数部分用数组形式存储，避免了整数部分与小数部分相加而出现的 /*大数吃小数的情况 ********************************************************************/ #include <> int Integer2Binary(int integer); ,Bina ryInt); for(i = 0; i < 11; i++) printf("%d",BinaryFraction[i]); printf("\n"); } /******************************************************************** /* function name: Integer2Binary /* input parameter: int integer (integer waiting to be transformed) /* output parameter: int output (transformed integer) ********************************************************************/ int Integer2Binary(int integer) { int B,Y,output,flag; //B被除数，Y为余数，output为输出数据,flag为位置标记位

(整理)《数字逻辑电路》试题2.

一、选择题（每小题1.5分） 第一章： 1. 带符号位二进制数10011010的反码是（ ）。 A. 11100101 B. 10011010 C. 10011011 D. 11100110 2. 十进制数5对应的余3码是（ ）。 A. 0101 B. 1000 C. 1010 D. 1100 3. 二进制代码1011对应的格雷码是（ ）。 A. 1011 B. 1010 C. 1110 D. 0001 第二章： 1. 下列公式中哪一个是错误的？ （ ） A. A A 0=+ B. A A A =+ C. B A )B A ('+'='+ D. )C A )(B A (BC A ++=+ 2. 下列各式中哪个是三变量A 、B 、C 的最小项？ （ ） A. B A '' B. C B A +'+' C.ABC D. C B '+' 3. 下列函数中不等于A 的是（ ）。 A. A ＋1 B. A ＋A C. A ＋AB D. A （A ＋B ） 4. 在逻辑代数的加法运算中，1＋1＝（ ）。 A. 2 B. 1 C. 10 D. 0 5. A ⊕1＝（ ）。 A. A B. 1 C. A ' D. 0 6. 含有A 、B 、C 、D 四个逻辑变量的函数Y=A+B+D 中所含最小项的个数是（ ）。 A. 3 B. 8 C. 14 D. 16 7. 下列函数中等于AB 的是（ ）。 A. （A ＋1）B B. （A ＋B ）B C. A ＋AB D. A （AB ） 8. 为了将600份文件顺序编码，如果采用二进制代码，最少需要用（ ）位。 A. 3 B. 10 C. 1024 D. 600 9. 为了将600个运动员顺序编码，如果采用八进制代码，最少需要用（ ）位。 A. 3 B. 4 C. 10 D. 75 第三章：

数字电路与数字逻辑练习题

一、填空 1. 数制变换: a) 将十进制数175转换成二进制数为_____ 、十六进制为_____ 、八进制为 __ 。 b) 二进制数(111010010)2对应的十六进制数是_____ 、八进制为—、十进制为 c) ( 16.52)8=( )2 =( )16= ( ) 10 d) ( 17)10=( ) 2 =( )16=( )8 2.编码： a) ( 1000)自然二进制码=( ) 余3码,(110100)2=( )BCD。 b) ( 15.5)10=( )8421BCH( )余3 BCD。 c) ( 38) 10用8421BCD码表示为 ____ 。 d) 二进制数(-100000)的原码为 _、补码为___。 e) ［X］反=10111，则［X］补=—，［X］原= ___________ ，［X］真值= 。 g) ［X］补=10110,则［X］反=—，［X］原= __ ，［X］真值= _ 。 3. 一种进位计数包含两个基本因素：______ 和____ 。 4. 常见的BCD编码中，有权码有____ 、___ ，无权码有___ 、___ 。 5. 如采用奇偶校验传送的数据部分为0111001，则所加奇校验位应为_____ ，偶校验位 应为_____ 。 6. 逻辑代数的基本运算有：___、___、___。 7. 当决定一事件的条件中，只要具备一个条件，事件就会发生，称这种关系为 逻辑关系，或称为关系。 8. ______________________________________________________ 真值表如下表，写出F1、F2、F3、F4的逻辑关系表达式______________________________ 9. _________________________________________ 逻辑函数F = A + AB以最小项形式表示为__________________________________________ ，可化简为______ 10.逻辑函数F =

实验一 原理图输入方式设计数字逻辑电路

实验一原理图输入方式设计数字逻辑电路 一、实验目的： 1、了解基本组合逻辑电路的原理及利用Quartus II 软件进行设计的一般方法。 2、熟悉Quartus II 原理图输入法的设计流程，掌握编辑、编译和仿真的方法。 3、掌握原理图的层次化设计方法。 4、了解Quartus II 软件的编程下载及引脚锁定的方法。 5、了解Quartus II宏功能模块的使用方法。 二、实验的硬件要求： 1、EDA/SOPC实验箱。 2、计算机。 三、实验原理 见附件《Quartus设计的一般步骤》、《元件例化和调用的操作步骤》、《QuartusII基于宏功能模块的设计》 四、实验内容： 1、用原理图方式设计1位二进制半加器半加器。 新建一个工程“HalfAdder”，选择芯片“Cyclone III EP3C16Q240C8”，建立原理图如图1-1，保存为“HalfAdder.BDF”。 图1-1 半加器电路图 编译工程。 建立波形文件，对半加器电路分别进行时序仿真和功能仿真，其波形如下： 图1-2半加器时序仿真波形，注意观察输出延时，以及毛刺的产生原因 图1-3半加器功能仿真波形 2、原理图层次化设计。 新建一工程，取名“FullAdder”；将上面设计的半加器“HalfAdder.BDF”复制到当前工程目录，并生成“符号元件”HalfAdder.BSF。 建立一个原理图文件，取名“FullAdder.BDF”，利用“符号元件”HalfAdder.BSF及其它元件设计全加器电路如下图：

用功能仿真测试全加器的逻辑功能。 图1-5 全加器功能仿真波形 图1-6是输入输出信号与FPGA连接示意图，图中用到了“拨档开关”作为输入，“LED 显示模块”显示输出值。表1-1是本实验连接的FPGA管脚编号。

数字逻辑电路课程设计题目及要求

数字逻辑电路课程设计题目及要求 项目一：高精密数控电源的设计和制作： 要求：电源输出电压为：0—9.9V，步进为0.1V，有两位数码管显示，每位有两个按键能加能减的作用。功率大小不做具体的要求，电路设计不能有专业的A/D芯片。项目二：自行车的里程表设计和制作： 要求：设计一个自行车里程表电路，有两位数码管显示，显示数字的单位为百米,自行车轮胎直径为0.99M。 项目三：自行车的速度测定仪表的设计和制作： 要求：设计一个自行车测速电路，有两位数码管显示，显示数字的单位为M/S,采样时间不能超过5S，自行车轮胎直径为0.99M。 项目四：多功能抢答器的设计和制作： 要求：多功能抢答器为八路的，具有数码和指示灯双重指示，电路的附加的电路一个有计时、报警等电路，所用芯片必须为我们所学的。 项目五：数字频率计的设计和制作： 要求：数字频率计的显示为两位数码管，单位为KHZ，具有溢出报警功能,附带震荡电路，频率可调几K到几百KHZ。 项目六：交通灯的设计和制作： 要求：具有真正模拟十字路口的交通灯的能力，红灯5秒，绿灯4秒，黄灯1秒等的时间也可以自己设定。 项目七：数字电子钟逻辑电路的设计和制作： 要求：数字电子钟逻辑电路要具有电子手表的功能，例如时间的设定，整点报时，可以设定闹钟等功能，只需四位数码。 项目八：定时控制器电路的设计和制作： 要求：定时控制器电路能够定时控制家用电器的开关，例如能按时开启、关断电饭煲煮饭等，电器用灯泡代替，时间可以缩短60倍。 项目九：LED广告牌电路设计和制作： 要求：LED广告牌电路能够模拟市面上的LED广告灯箱，能有四个字显示能力（共青学院），可以的话周围有霓虹灯闪烁。 项目十：易拉罐技术电路的设计与制作： 要求：易拉罐在传送带上过时，记录数值，以20灌为一个单位，满二十灌重新 计数并给出提示音，此过程模拟工厂易拉罐装箱过程. 项目十一：数显风扇调速器电路 要求：具有中低高三档，0为停止，1为低档。2为中档，3为高档。调节开关设 置成触摸，遥控等。可以的话加入温度自动控制电路。 项目十二：出租车计价器电路

数字逻辑电路课程设计报告

湖北文理学院理工学院数字逻辑电路课程设计报告 课题名称八路智能抢答器 姓名（学号） 组号 专业 2014年 9 月 18 日

【摘要】 随着科技的日新月异，促使人们开始学科学、学技术、学知识。抢答器是一个机关学校开展智力竞赛活动必不可少的设备，广泛应用于学校、教育部门、企事业工会组织、俱乐部等单位组织举办各种知识、技术竞赛及文娱活动时作抢答使用。 八路数字抢答器电路包括抢答，编码，优先，锁存，数显，复位及报警电路。抢答器数字优先编码电路由D1-D12组成实现数字的编码。CD4511是一块含BCD-7段锁存/译码/驱动电路于一体的集成电路。抢答器报警电路由NE555接成音多谐振荡器构成。抢答器数码显示电路由数码管组成，输入的BCD码自动地由CD4511内部电路译码成十进制数在数码管上显示。经过布线、焊接、调试等工作的八路数字智能抢答器成形，更具有实用性。 本文介绍了一种用CD4511系列常用集成电路设计的数码显示八路抢答器的电路组成、设计思路及功能。该抢答器除具有基本的抢答功能外，还具报警功能。若在规定的时间内有人抢答，则计时将自动停止，数码管显示成功抢答者代码；若不在规定时间内有人违规抢答，则系统中的蜂鸣器将发响，数码管显示违规抢答者代码；若在规定的时间内无人抢答，则系统中的蜂鸣器将发响，提示主持人本轮抢答无效，实现报警功能。 【关键字】 八路智能抢答器、CD4511、NE555、数码显示管、设计、报警电路、数字编码电路

目录 1、设计题目 八路智能抢答器计 (3) 2、设计目的及要求 2.1 设计目的 (3) 2.2 设计要求 (3) 3、方案论证 3.1.电源部分 (3) 3.2.电路部分 (3) 4、设计思路 4.1八路智能抢答器的结构框图 (4) 4.2八路智能抢答器的工作流程 (4) 4.3八路智能抢答器的工作过程 (4) 5、设计原理 5.1设计中的数字编码电路 (5) 5.2设计中的译码/优先/锁存电路 5.2.1CD4511的引脚 (6) 5.2.2译码驱动功能 (8) 5.2.3锁存优先功能 (8) 5.3抢答器设计中的数码显示电路 (9) 5.4抢答器设计中的报警电路 (10) 6、设计的装备与调试 (12) 7、设计完成的电路图 7.1八路智能抢答器工作原理电路图 (12) 7.2八路智能抢答器实物图 (13) 8、设计所需的元件清单 (13) 9.设计心得与体会 (13) 10.参考文献 (14)

数字电路与数字逻辑练习题

《数字电路与数字逻辑》练习题一 一、填空 1．将下列二进制数转为十进制数 （1001011）B = （ ）D （11．011）B = （ ）D 2．将下列有符号的十进制数转换成相应的二进制数真值、原码、反码和补码 （+122）=（ ）真值 = （ ）原码 =（ ）反码 = （ ）补码 3．把下列4个不同数制的数D 、(110000)B 、(17A)H 、(67)O （ 按从大到小的 次 序 排 列 （ ） > （ ）>( )>( ) 。将下列各式变换成最简与或式的形式 =+B AB （ ） =+AB A （ ） =++BC C A AB （ ） 4．将下列二进制数转为十进制数 （101000）B = （ ）D （11．0101）B = （ ）D 5．将下列十进制数转为二进制数，八进制数和十六进制数 （0．8125）= （ ）B = （ ）O = （ ）H （254．25）= （ ）B = （ ）O = （ ）H 6．将下列有符号的十进制数转换成相应的二进制数真值、原码、反码和补码 （+125）=（ ）真值 = （ ）原码 =（ ）反码 = （ ）补码 （—42）=（ ）真值 = （ ）原码 =（ ）反码 = （ ）补码 7．逻辑函数C A CD AB F ++=的对偶函数F '是__________________________；其反函数F 是_________________________。 8．当j i ≠时，同一逻辑函数的最小项=?j i m m _________；两个最大项

=+j i M M ___________。 9．（）10=（_________）2=（_________）16。 10．n 个输入端的二进制译码器，共有_________个输出端，对于每一组输入代码，将有_________个输出端具有有效电平。 11.将下列二进制数转为十进制数 （1010001）B = （ ）D （11．101）B = （ ）D 12.将下列有符号的十进制数转换成相应的二进制数真值、原码、反码和补码 （+）=（ ）真值 = （ ）原码 =（ ）反码 = （ ）补码 13.把下列4个不同数制的数D 、(27A)H 、(10110)B 、(67)O 按从大到小的次序排列（ ）>（ ）>( )>( ) 。 14.对于D 触发器，欲使Qn+1=Qn ，输入D=（ ），对于T 触发器，欲使Qn+1=Qn ，输入T=（ ） 15.一个512*8位的ROM 芯片，地址线为（ ）条，数据线为（ ）条。 16.对32个地址进行译码，需要（ ）片74138译码器。 17.存储器起始地址为全0，256K*32的存储系统的最高地址为（ ）。 18.将下列各式变换成最简与或式的形式 （ ） （ ） （ ） 19．五级触发器的进位模数最大为（ ）进制。 20.十进制数（）10转换成十六进制数是（ ），转换成二进制数是（ ），转换成八进制数是（ ），转换成8421BCD 码为（ ）。 21.将二进制1100110转换成余3码为（ ），转换成格雷码为（ ）。 22.设真值X= —0101，则X 的原码为（ ），反码为（ ），补码为（ ）。 23.卡诺图是（ ）的一种特殊形式。利用卡诺图法花剑逻辑函数比（ ）法更容易得到简化的逻辑函数表达式。 24.函数L=AC+BC 的对偶式为：（ ）。 25.一个1024*16位的ROM 芯片，地址线为（ ）位，数据线为（ ）位。 26.对于JK 触发器，若J=K ，可完成（ ）触发器的逻辑功能。 27.组合逻辑电路中部包含存储信号的（ ）元件，它一般是由各种（ ）组合而成的。 28.对64个地址进行译码，需要（ ）片74138译码器。 +AC 化成最小项的形式为（ ）。 30.将变换成或非的形式为（ ）。 31.数制转换 10=( )2 2=( )10 32.将下列有符号的十进制数转换成相应的二进制数真值﹑原码﹑反码和补码 (+11/32)=( )真值=( )原码 =( )反码=( )补码

数字逻辑电路课程设计电子密码锁

数字逻辑电路课程设计 课题：电子密码锁设计 姓名： 班级：13通信 学号： 成绩： 指导教师： 开课时间:

目录 摘要 (1) 一课程设计目的内容及安排 (2) 1.1设计目的 (2) 1.2设计内容 (2) 1.3设计安排 (2) 1.4设计内容 (2) 二电子密码锁设计要求及总框图 (3) 2.1设计要求 (3) 2.2总框图 (4) 三各模块电路设计 (5) 3.1密码输入存储比较模块 (5) 3.2五秒计时电路 (6) 3.3二十秒计时电路 (8) 3.4报警电路 (10) 3.5总电路 (11) 四设计心得 (12) 五参考文献 (13)

电子密码锁 摘要：设计一个密码锁的控制电路，当输入正确代码时，输出开锁信号以推动执行机构工作，用红灯亮、绿灯熄灭表示关锁，用绿灯亮、红灯熄灭表示开锁；在锁的控制电路中储存一个可以修改的4位代码，当开锁按钮开关（可设置成6位至8位，其中实际有效为4位，其余为虚设）的输入代码等于储存代码时，开锁；从第一个按钮触动后的5秒内若未将锁打开，则电路自动复位并进入自锁状态，使之无法再打开，并由扬声器发出持续20秒的报警信号。密码输入存储及比较部分使用芯片74LS194及74LS85。五秒及时部分采用芯片74LS161和数码显示管。二十秒报警电路由74LS160，555定时器组成的多谐振荡器，LED灯和蜂鸣器组成。利用multisim对电路进行仿真可以得到结果。 关键词：电子密码锁，计时电路，报警电路

一课程设计目的内容及安排 1.1设计目的 1 根据设计要求，完成对交通信号灯的设计。 2 加强对Multisim10仿真软件的应用。 3 掌握交通信号灯的主要功能与在仿真软件中的实现方法。 4 掌握74LS160,74LS192等功能。 1.2 设计内容 设计一个密码锁的控制电路，当输入正确代码时，输出开锁信号以推动执行机构工作，用红灯亮、绿灯熄灭表示关锁，用绿灯亮、红灯熄灭表示开锁； 在锁的控制电路中储存一个可以修改的4位代码，当开锁按钮开关（可设置成6位至8位，其中实际有效为4位，其余为虚设）的输入代码等于储存代码时，开锁； 从第一个按钮触动后的5秒内若未将锁打开，则电路自动复位并进入自锁状态，使之无法再打开，并由扬声器发出持续20秒的报警信号。 1.3设计安排

数字逻辑电路期末考试试卷及答案

期末考试试题（答案） 一、选择题（每小题2分，共20分） 1．八进制（273）8中，它的第三位数2 的位权为___B___。 A．(128)10B．(64)10C．(256)10 D．(8)10 2. 已知逻辑表达式C B C A AB F+ + =，与它功能相等的函数表达式 _____B____。 A．AB F=B．C AB F+ = C．C A AB F+ =D．C B AB F+ = 3. 数字系统中，采用____C____可以将减法运算转化为加法运算。 A．原码B．ASCII码C．补码D．BCD码4．对于如图所示波形,其反映的逻辑关系是___B_____。 A．与关系B．异或关系C．同或关系D．无法判断 5．连续异或1985个1的结果是____B_____。 A．0B．1 C．不确定D．逻辑概念错误 6. 与逻辑函数D C B A F+ + + =功能相等的表达式为___C_____。 A．D C B A F+ + + =B．D C B A F+ + + = C．D C B A F=D．D C B A F+ + = 7．下列所给三态门中，能实现C=0时，F=AB；C=1时，F为高阻态的逻辑功能的是____A______。 B A F & ? F B A &

8. 如图所示电路，若输入CP脉冲的频率为100KHZ，则输出Q的频率为_____D_____。 A． 500KHz B．200KHz C． 100KHz D．50KHz 9．下列器件中，属于时序部件的是_____A_____。 A．计数器B．译码器C．加法器D．多路选择器 10．下图是共阴极七段LED数码管显示译码器框图，若要显示字符“5”，则译码器输出a～g应为____C______。 A． 0100100 B．1100011 C． 1011011 D．0011011 二、填空题（每小题2分，共20分） 11.TTL电路的电源是__5__V，高电平1对应的电压范围是__2.4-5____V。 12.N 个输入端的二进制译码器，共有___N2____个输出端。对于每一组输入代码，有____1____个输出端是有效电平。 13.给36个字符编码，至少需要____6______位二进制数。 14.存储12位二进制信息需要___12____个触发器。

数字电路与数字逻辑》期末考试及答案

《数字电路与数字逻辑》 期末考试试卷 考生注意：1．本试卷共有五道大题，满分100分。 2．考试时间90分钟。 3．卷面整洁，字迹工整。 一、填空题（每小题1分，共20分） 1．将下列二进制数转为十进制数 （1010001）B = （ ）D （ 11 ． 101 ） B = （ ）D 2．将下列有符号的十进制数转换成相应的二进制数真值、原码、反码和补码 （ +254.25 （ （ ）原码 =（ ） 反码 = （ ）补码 3．把下列4个不同数制的数(76.125)D 、 (27A)H 、 (10110)B 、(67)O 按从大到小的次序排列（ ）> （ ）>( )>( ) 。 4．对于D 触发器，欲使Q n+1=Q n ， 输入D=（ ），对于T 触发器，欲使Q n+1=Q n ，输入T=（ ） 5．一个512*8位的ROM 芯片，地址线为（ ）条，数据线为（ ）条。 6． 对32个地址进行译码，需要 译码器。 0，256K*32 统的最高地址为 8．将下列各式变换成最简与或式的 形式 =+B A （ ） =+B A A （ ） = ++C B C A AB （ ） 9．五级触发器的进位模数最大为（ ）进制。 二、组合电路设计题（每空10分，共20分） 1．用八选一数据选择器74LS151实现逻 辑函数 AC BC AB C B A L ++=),,( （10分） 2、用74LS138设计一个电路 实现函数F = AB+ B C （提示：在74LS138的示意图上直接连线即可）（10分）

三、组合电路分析题（共10分） 已知逻辑电路如下图所示，分析该电路 的功能。 四、分析题（共24分） 1、分析如下的时序逻辑电路图，画出其 状态表和状态图，并画出Q1，Q2 的波形图，Q1Q2初态为00。（14 分） 2、电路如图所示，要求写出它们的输 出函数表达式，化简，并说出它们的逻 辑功能。（10分） 五、设计题（共26分） 1．用JK触发器设计一个“111”序列检 测器，允许重复，要求用一个输出信号 来表示检测结果。（16分） 2、试用74161设计一个同步十进制计数 器，要求采用两种不同的方法。（10分） 《数字电路与数字逻辑》期末 考试答案 一、填空 1、81， 3.625 3、（27A）H>（76.125）D>（67）O>（10110） B 4、Q n, 1 5、9, 8 6、4 7、(3FFF)H 8、B A A+ B AB+ C 9、32进制 二、组合逻辑设计题 1、（5分） F=C B A BC A C AB ABC+ + +=m3d3+ m5d5+m6d6+m7d7 （5分）则d3 d5 d6 d7为1，其他为0，画图略。 2、F= Y3 Y4Y5 Y7 三、组合逻辑分析题。 （5分）F=C B A⊕ ⊕ （5分）异或功能 四、时序电路 1、状态方程：（4分） Q Q Q Q Q Q D Q n n n n n n n K J 2 1 2 2 1 2 1 1 1 1 = + = = = + + 画波形图（2分） 2、L= = （4分）； C 1 =AB+（A+B）C（4分）； 全加器（2分） 五、 1、设计题

数字逻辑电路设计

《数字逻辑电路设计》课程设计 总结报告 题目：计时器及红绿灯设计报告 指导教师： 设计人员： 日期：2014年6月5日 1.设计任务书 1.1红绿灯设计任务书

任务：1、红绿灯控制器（选作）（创新班比必做） 基本设计要求：EWB仿真实现，设计一个红绿灯控制器控制器设计应具有以下功能 （1）东西方向绿灯亮，南北方向红灯亮。. （2）东西方向黄灯亮，南北方向红灯亮。 （3）东西方向红灯亮，南北方向绿灯亮。 (4 ) 东西方向红灯亮，南北方向黄灯亮。 要求有时间显示的（顺数、逆数皆可）时间自定(按学号：红灯时间（学号）=绿灯时间+黄灯时间（≥5）。 给定条件：FPGA红绿灯开发板 1.2计时器设计任务书 基本设计要求：电脑仿真，电路板布线 计时器应具有以下功能 （1）显示时间：分钟，秒钟（时间为学号后两位，小于20的加上20） （2）设置操作开关，计时器具有清零，启动、暂停和继续的功能。 （3）场次至少有两次（可多次），半场结束时，有报警信号；比赛结束时，计时器停止工作，有报警信号。（可用发光二极管显示）给定条件：只能采用实验室提供的中小规模电路进行设计；实验室提供基本元件，做完后交回。 2.设计框图及整机概述

2.1红绿灯设计框图及整机概述 计时器由信号发生电路，计数电路，时间显示电路，红绿灯显示电路构成，设计总框图如下图2.1所示 图2.1 红绿灯设计框图 2.1计时器设计框图及整机概述 计时器由信号发生电路，计数电路，控制电路，报警电路，显示电路构成，设计总框图如下图2.2所示 图2 .2计时器设计框图 3.各单元电路的设计方案及原理说明 3.1.1红绿灯秒信号 红绿灯秒信号由FPGA开发板晶振输出，通过74LS160计数器分频后，得到秒脉冲。 3.1.2红绿灯计数电路

数字逻辑电路设计经验

FPGA/CPLD数字逻辑电路设计经验 2007-01-20 15:18 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。 关键词：FPGA 数字电路 时序 时延路径 建立时间 保持时间 1 数字电路设计中的几个基本概念： 1.1 建立时间和保持时间： 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。 如图1 。 数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为 零。 PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间（如图2） 图1 建立时间和保持时间关系图 注：在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。 建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。 1.2 FPGA中的竞争和冒险现象 信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出

《数字逻辑电路》试题及答案

、填空题( 1-5小题每空 1分， 6-10 小题每空 2分，共20分) 1.(16.25) 10 = ( _____________________ ) 2 = ( ) 8 = ( ) 16 2．三态门输出的三种状态分别为：、和。 3.基本 RS 触发器的约束条件是______________ 。 4.多谐振荡器是一种波形_______ 电路，它没有稳态，只有两个_______ 。 5.把 JK 触发器改成 T 触发器的方法是____________ 。 6.F(A,B,C,D) A (B C (D E) ) 的对偶式为________________________________ 7．十进制数( -12 )的补码形式为_____________________ 。 8.某信号采集系统要求一片 A/D 转换器集成芯片在 1S内对 16 个热电偶的输出电压分时进行 A/D 转换。已知热电偶输出电压范围为 0~0.025V(对应 0~450 o C温度范围)，需要分辨的温度为 0.1 o C，试问选用位的 A/D 转换器。 9.RAM 存储器地址线 4 条，数据线 8 条，其存储容量为_______ 。 10.写出下图有 ROM 构成的组合逻辑函数式 Y2= ____________________ 。 二、逻辑函数化简证明题(共 3题，共 20 分) 1.(6 分)用公式法化简下面逻辑函数为最简与或式F(A,B,C) (ABC) (AB ) 2.(6 分)证明下面逻辑恒等式，方法不限。(A C )(B D)(B D ) AB BC 3．(8 分)用卡诺图法求下面逻辑函数的反函数，用最简与或式表示。F(A,B,C,D) ABC ABD C D ABC ACD ACD

数字逻辑电路与系统设计习题答案

第1章习题及解答 1.1 将下列二进制数转换为等值的十进制数。 （1）（11011）2 （2）（10010111）2 （3）（1101101）2 （4）（11111111）2 （5）（0.1001）2（6）（0.0111）2 （7）（11.001）2（8）（101011.11001）2 题1.1 解： （1）（11011）2 =（27）10 （2）（10010111）2 =（151）10 （3）（1101101）2 =（109）10 （4）（11111111）2 =（255）10 （5）（0.1001）2 =（0.5625）10（6）（0.0111）2 =（0.4375）10 （7）（11.001）2=（3.125）10（8）（101011.11001）2 =（43.78125）10 1.3 将下列二进制数转换为等值的十六进制数和八进制数。 （1）（1010111）2 （2）（110111011）2 （3）（10110.011010）2 （4）（101100.110011）2 题1.3 解： （1）（1010111）2 =（57）16 =（127）8 （2）（110011010）2 =（19A）16 =（632）8 （3）（10110.111010）2 =（16.E8）16 =（26.72）8 （4）（101100.01100001）2 =（2C.61）16 =（54.302）8 1.5 将下列十进制数表示为8421BCD码。 （1）（43）10 （2）（95.12）10 （3）（67.58）10 （4）（932.1）10 题1.5 解： （1）（43）10 =（01000011）8421BCD （2）（95.12）10 =（10010101.00010010）8421BCD （3）（67.58）10 =（01100111.01011000）8421BCD （4）（932.1）10 =（100100110010.0001）8421BCD 1.7 将下列有符号的十进制数表示成补码形式的有符号二进制数。 （1）+13 （2）?9 （3）+3 （4）?8

数字逻辑电路实验报告

数字逻辑电路设计 --多功能数字钟 学院：计算机科学与通信工程 专业： 姓名： 学号： 指导老师：

多功能数字钟 -、设计任务及要求 (1)拥有正常的时、分、秒计时功能。 (2)能利用实验板上的按键实现校时、校分及清零功能。 (3)能利用实验板上的扬声器做整点报时。 (4)闹钟功能 (5)在MAXPLUS中采用层次化设计方法进行设计。 (6)在完成全部电路设计后在实验板上下载，验证设计课题的正确性。 二、多功能数字钟的总体设计和顶层原理图 作为根据总体设计框图，可以将整个系统分为六个模块来实现，分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块

(1)计时模块 该模块使用74LS160构成的一个二十四进制和两个六十进制计数器级联，构成数字钟的基本框架。二十四进制计数器用于计时，六十进制计数器用于计分和 秒。只要给秒计数器一个1HZ 的时钟脉冲，则可以进行正常计时分计数器以秒计数器的进位作为计数脉冲。 用两个74160连成24进制的计数器，原图及生成的器件如下： iTr 生成的二十四进制计数器 注： 禾U用使能端，时钟信号，清零以及预 置数功能连成24进制。 on C 2 4_@ ￡> : LH------ * LB------ 7 E：［M MB—CL.R UG —GkK ―7 5 -------------- - HD--------- ?- COUT------------ 1

用两个74160连成的60进制计数器，原图及生成的器件如下: (2)校时模块 校时模块设计要求实现校时，校分以及清零功能。 *按下校时键，小时计数器迅速递增以调至所需要的小时位。 *按下校分键，分计数器迅速递增以调至所需要的分位。 *按下清零键，将秒计数器清零。 注意事项：①在校分时，分计数器的计数不应对小时位产生影响，因而需要屏蔽此时分计数器的进位信号以防止小时计数器计数。 ②利用D触发器进行按键抖动的消除，因为D触发器是边沿触发， 在除去时钟边沿到来前一瞬间之外的绝大部分时间都不接受输入， 可以消除抖动。 ③计时采用1HZ的脉冲驱动计数器计数，而校时则需要较高频率的 信号驱动以达到快速校时的目的。因此这两种脉冲信号就需要两路选择器进行选 择，条件即为是否按键。

数字逻辑电路练习题

数字逻辑电路练习题 一、单选 1. 函数F(A,B,C)=AB+BC+AC 的最小项表达式为( B ) 。 A ．F(A,B,C)=∑m （0，2，4） B. F(A,B,C)=∑m （3，5，6，7） C ．F(A,B,C)=∑m （0，2，3，4） D. F(A,B,C)=∑m （2，4，6，7） 2．8线—3线优先编码器的输入为I 0—I 7 ，当优先级别最高的I 7有效时，其输出012Y Y Y ??的值是（ C ）。 A ．111 B. 010 C. 000 D. 101 3．十六路数据选择器的地址输入（选择控制）端有（ C ）个。 A ．16 B.2 C.4 D.8 4．已知74LS138译码器的输入三个使能端（E 1=1， E 2A = E 2 B =0）时，地址码A 2A 1A 0=011，则输出 Y 7 ～Y 0是( C ) 。 A. 11111101 B. 10111111 C. 11110111 D. 11111111 5. 随机存取存储器具有( A )功能。 A.读/写 B.无读/写 C.只读 D.只写 6．N 个触发器可以构成最大计数长度（进制数）为( D )的计数器。 A.N B.2N C.N 2 D.2 N 7．已知某触发的特性表如下（A 、B 为触发器的输入）其输出信号的逻辑表达式为( C )。 A ． Q n+1 ＝A B. n n 1n Q A Q A Q +=+ C. n n 1n Q B Q A Q +=+ D. Q n+1 ＝ B 8．函数F=AB+B C ，使F=1的输入ABC 组合为( D ) A ．ABC=000 B ．ABC=010 C ．ABC=101 D ．ABC=110 9．已知某电路的真值表如下，该电路的逻辑表达式为( C )。 A ．Y D ．C C B Y += 10. 只读存取存储器具有( C )功能。

数字逻辑电路设计-多功能数字钟

数字逻辑电路设计-多功能数字钟

多功能数字钟 摘要：实验作品名为多功能数字钟，具有校时、清零、保持、整点报时、闹钟五大功能。整个实验以QuartusII 7.0为软件设计基础，结合Altera公司研发的Cyclone系列可编程逻辑器件工具箱进行实际测试。整个数字钟的开发完全遵照自顶向下的设计方法，这个设计因为该方法可移植性强、逻辑符合一般规律、可多人共做等优点而得以为设计人员省去大量时间和精力。 本作品在防抖动电路和蜂鸣器鸣响时长控制上拥有一定的自主创新性和理论证明，同时由于整个设计过程当中适当地对每个器件进行了有机的封装，所以电路图的逻辑关系较为清晰。现在数字钟因其在日常生活生产中的作用而成为可盈利的商品，在金钱的驱动下数字钟的设计方法与本实验作品相比功能和效率上都有非常大的提升，故本实验的目的在于让设计者充分了解数字逻辑电路设计的流程和具体软件的使用方法。 关键词：数字钟，可编程逻辑器件，防抖动电路，学习型设计 The design of Multifunctional digital clock Abstract: This experimental product is called Multifunctional digital clock. It has five major functions such as time setting, resetting, holding, alarming, and beeping when it comes to an addition to the hour. The whole experiment is based on the software of design called Quartus II 7.0 and is tested by combining the Cyclone series of programmable logical device provided by Altera. The clock is designed under the process of ‘from the top to the end’. The method spares designers lots of time and energy for its flexibility to be transplanted, easiness for ordinary logic reasoning and availability for cooperative designing. The product is self-creative and provable in terms of turbulence muting and manipulation of the period of beeping. At the same time, the diagrams of the circuits are apparently logical thanks to well-organized sealing of each part of device during the design. In this era of common concept of inexpensiveness of digital clocks, methods and effectiveness of designing a clock are improved due to its profitability. Hence, this experimental design is aimed at letting the participants to understand the process of digital logic circuits designing and to get to familiar with the usage of particular software. Keyword: Digital Clock, programmable logic device, mute circuit, design for learning