MATLAB中多EDA软件实现数字系统设计

MATLAB 中多EDA 软件实现数字系统设计

高 峰,周永川

(中国电子科技集团公司第五十四研究所,河北石家庄050081)

摘 要:电子设计自动化EDA 技术与MATLAB 技术的结合,大大提高了工程中多EDA 的算法设计的效率和可靠性。以MATLAB 为核心的集成环境,可实现与众多EDA 软件的输入输出链接,从系统设计、仿真、嵌入式系统代码生成与系统验证都能实现统一的EDA 流程设计和仿真验证,为工程实现提供了一个良好的前期仿真验证手段。

关键词:EDA;MATLAB;仿真与验证;代码生成

中图分类号:TP911.7 文献标识码:A 文章编号:1003-3114(2010)03-31-3

Implementation of Digital System Design by Multiple

EDA Software Programs in MATLAB

GAO Feng,ZHOU Yong chuan

(The 54th Research Insti tute of CETC,Shijiazhuang Hebei 050081,China)

Abstract :With the combination of electronic design au tomation (EDA)and MATLAB,the efficiency and reliability of multiple EDA algori thm design in engineering are improved greatly.The input and output link of the in tegrated envi ronmen t based on MATLAB with multiple EDA software Programs is implemented.Unified EDA process design,simulation and verification are realized from system design,simulation and embedded sys tem code generation to system verification.A good simulation and verification method at preli minary stage for engineerin g i mplementation is provided.

Key words:EDA;MATLAB;si mulation and verification;code generation

收稿日期:2010-02-26

作者简介:高 峰(1978-),男,工程师。主要研究方向:雷达系统研究。

0 引言

在目前的大规模集成电路设计中,系统级设计和逻辑设计往往是分开进行的。系统设计人员使用诸如C/C++、Matlab 、COSSAP 、SPW 等系统设计语言和软件进行系统描述和算法仿真,并书写系统设计书,然后移交给电路设计部门。电路设计人员,首先要花大量的时间理解系统设计书后,才能利用VHDL 或者Verilog HDL 硬件描述语言进行电路设计。根据有关统计从系统级设计到电路级设计所花费的时间一般是系统级设计所花时间的3倍左右。因此在系统级设计与电路级设计之间架设一座桥梁已经成为电路设计领域极为迫切的任务。对于片上系统设计而言,除了上述问题以外,还面对着如何处理嵌入式CPU 或DSP 与大规模逻辑电路的软硬件协同设计问题。由于CPU 或DSP 多用C/C++或汇编语言来仿真和验证,而逻辑电路则使用VHDL 或者Verilog-HDL 硬件描述语言进行仿真和验证。因此,需要2种不同的仿真工具和仿真环境来支持设

计工作。这2种不同的仿真和验证环境,不仅增加了设计周期和设计成本,而且容易造成设计错误。

为了实现系统级与电路级设计的融合,同时解决硬软件协同设计问题,最好的办法是寻求一个既能兼容系统级设计和逻辑设计,又能兼容逻辑电路软硬件仿真与验证的综合集成环境。基于MATLAB 集成环境下的多EDA 软件联合设计便可以很好地解决这个问题。

1 MATLAB 环境下数字系统设计

1 1 设计工具

MATLAB 结合第3方软硬件产品组成了在不同领域内的完整解决方案,实现了从算法开发到实时仿真再到代码生成与最终产品实现的完整过程。

主要的典型应用包括:控制系统的应用与开发 快速控制原型与硬件在回路仿真的统一平台dSPACE;

信号处理系统的设计与开发 全系统仿真与快速原型验证,TI DSP 、Lyrtech 等信号处理产品软硬件平台;

通信系统设计与开发 结合RadioLab 3G 和

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Candence等产品;

机电一体化设计与开发 全系统的联合仿真,结合Easy5、Adams等。

MATLAB开放的产品体系使MATLAB成为了诸多领域的开发首选软件,并且,MATLAB还具有300余家第3方合作伙伴,分布在科学计算、机械动力、化工、计算机通讯、汽车、金融等领域。接口方式包括了联合建模、数据共享、开发流程衔接等等。

1 2 设计流程

传统的DSP系统开发人员在设计一个DSP系统时,一般先研究算法,再使用MATLAB或C语言验证算法,最后由硬件工程师在FPGA或DSP上实现并验证。在MATLAB集成环境下使用多EDA软件的典型DSP系统设计流程如下:

用数学语言描述算法;!设计环境中使用双精度数实现算法;?将双精度运算变为定点运算;#将设计转换为有效的硬件描述语言实现。

设计人员先在MATLAB中对系统进行建模和算法验证,经过仿真后便可以直接将系统映射为基于FPGA的底层硬件实现方案。可用Simulink提供的图形化环境对系统进行建模,代码转换工具可自动生成FPGA综合、仿真和实现工具所需的命令文件,因此用户可以在图形化环境中完成系统模型的硬件开发。

1.2.1 建模

Simulink、Stateflow和Simulink Blocksets提供了一个集成的交互图形化动态建模环境。强大的仿真能力能够对离散、连续、条件执行、事件驱动、多速率、混杂系统等进行分析。通过使用Simulink、Stateflow、DSP Blocksets,可以快速、准确地仿真系统中每一部分的行为,包括实时DSP算法,数字、模拟和混合信号处理硬件,控制逻辑,通信协议和同步循环,还可以考虑信道、声学和其他物理效应。利用Simulink 可视化的建模方式,可迅速地建立动态系统的框图模型,Simulink的分级建模能力使得体积庞大,结构复杂的模型构建也简便易行。

1.2.2 实时仿真[1,2]

为了完成仿真的实时性,要用到一个Simulink 的配套工具Real Time Workshop(RTW),它和C或C++编译器编译,可将程序生成独立于MATLAB环境的应用程序,运行到实时的工业过程中。Real Time Windows Target使用一个很小的实时内核来保证它开发出来的应用程序可以实时运行。实时核心运行在Ring0级,使用内置PC时钟作为它的时钟来源,该内核在Windows获取之前截取PC时钟的中断,程序无法调用Windows系统提供的函数。正因如此,在C语言S函数中不允许使用Win32API。内核使用时钟中断触发已编译模型执行,并能唯实时应用程序最高的优先级。

利用Simulink及其工具集运行仿真模型,调试控制参数。Simulink的示波器可以动画和图形显示数据,能够在仿真运算进行时监视仿真结果。

1.2.3 代码生成

在MATLAB产品族中,自动化的代码生成工具主要有Real Time Workshop(RTW)和Stateflow Coder,这2种代码生成工具可以直接将Simulink的模型框图和Stateflow的状态图转换成高效优化的程序代码。利用RTW生成的代码简洁、可靠、易读。目前RTW支持生成标准的C语言代码,并且具备了生成其他语言代码的能力。整个代码的生成、编译以及相应的目标下载过程都可以自动完成的,用户需要做的仅仅使用鼠标点击几个按钮即可。MathWorks 公司针对不同的实时或非实时操作系统平台,开发了相应的目标选项,配合不同的软硬件系统,可以完成快速控制原型(Rapid Control Prototype)开发、硬件在回路的实时仿真(Hardware in Loop)、产品代码生成等工作。另外,MATLAB开放性的可扩充体系允许用户开发自定义的嵌入式系统目标,利用Real Time Workshop E mbedded Coder能够直接将Simulink 的模型转变成效率优化的产品级代码。代码不仅可以是浮点的,还可以是定点的。

对于FPGA设计,Xilinx公司的System Generator 和Altera公司的DSP Builder允许用户建立位真实、周期精确的IP模型,将浮点模型调整为定点模型并在FPGA模块上实现这些模型。然后,所得的HDL 将直接进入后序的综合流程。System Generator和DSP Builder软件是由MathWorks分别与Xilinx公司和Altera公司合作开发而成,DSP设计人员可使用MATLAB和Simulink工具在FPGA内进行开发和仿真来完善DSP设计。该2种软件为系统级DSP设计与FPGA硬件实现的融合起到了桥梁作用,而这一点对于高性能DSP系统的设计者来说,正是至关重要的。

另外,用户可以使用FDATool或命令行函数调用的方式来设计滤波器,然后利用Filter Design HDL Coder来生成VHDL或Verilog代码。Filter Design HDL C oder扩充了MATLAB的硬件实现能力。在Filter Design Toolbox中设计的定点滤波器利用Filter

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Design HDL Coder 可以生成有效的、可综合和可移植的VHDL 、Verilog 代码,这些代码可以最终在ASIC 和FPGA 芯片上实现。利用Filter DesignHDL Coder 同样可以自动生成用于快速仿真、测试和验证生成代码的VHDL 、Verilog 、ModelSim 测试基准程序。

Link for ModelSim 可以和Xilinx System Generator 或Altera DSP Builder 协同工作。这意味着你可以使用Xilinx System Generator 以及Altera DSP Builder 来完成你的部分系统设计。因此你可以在一个完整的环境下进行MATLAB 、C/C++、Simulink blocks 、自己设计的HDL 实体、以及Xilinx System Generator 所提供的模块或Altera DSP Builder blocks 所提供模块的联合仿真。Link for ModelSim 是一个把MATLAB 、Simulink 和针对FPGA 、ASIC 的硬件设计流程无缝连结起来的联合仿真的接口扩展模块。它提供一个快速的双向连接将MATLAB 、Simulink 和硬件描述语言仿真器Modelsim 连接起来。使二者之间直接的联合仿真成为可能,并且让你更高效地在MATLAB/Simulink 中验证ModelSim 中的寄存器传输级(RTL)模型。

2 设计实例

为了更加清楚地说明MATLAB 环境下多EDA 软件联合设计的优势,下面结合工程实践,介绍一个数字上变频器(DUC)的FPGA 开发实例。设计在Simulink 环境下建模、仿真、代码生成,自动调用System Generator 软件、ISE 软件,大大节省了开发时间

[3]

。

设计用System Generator 实现D UC,DUC 是调用Xilinx 公司开发的IP Core 。在Simulink 环境下创建的模型如图1

所示。图1 DUC 的Sim ulink 模型框图

信号源是由正弦波发生器提供一个低频率的单频信号,它是由MATLAB/Simulink 本身提供的,不属于Xilinx 模块。信号源之后使Gateway In 模块,它将浮点数转换成指定宽度的定点数,因为FPGA 里面不能直接实现浮点运算。中间是Xilinx 的DUC IP Core,主要是完成数字上变频的功能,也是进行代码转换的对象。Gate way Out 模块的作用刚好与Gate way In 模块的作用相反,是将定点数转换成Simulink 能识别的浮点数,以便将信号送往示波器上显示。最后一级是信宿和示波器,主要是对上变频后的信号进行时域波形显示和频谱分析。

3 仿真验证

运行Simulink 进行仿真,可以看到输出的波形及其频谱图,如图2所示。图2所示信号是将100kHz 信号上变频到10MHz

的结果。

图2 DUC 变换后的频谱图

确认DUC 在Simulink 环境下的仿真结果正确后,就可以通过System Generator 生成已创建模型的VHDL 等项目文件。用ISE 软件打开生成的工程,分别执行翻译后仿真、映射后仿真、布局布线后仿真,在Modelsim 窗口中可以看到,3个进程仿真后的结果与期待响应是完全匹配的,即Syste m Generator 生成的VHDL 代码经过综合、翻译、映射和布局布线后得到的FPGA 实现完全能实现Simulink 模型的功能。确认布局布线没有出现错误后,生成FPGA 编程文件,下载到硬件电路后验证,结果是正确的。

4 结束语

MATLAB 是全球使用最广泛的算法开发产品之一,它长期服务于自己的领域,与EDA 和硬件实现相距甚远。但随着它的开发商MathWorks 公司与第3方供应商携手合作将MATLAB 带入FPGA 和ASIC 设计领域,这种状况正在发生改变,MATLAB 正迈向电子设计自动化的领域。

参考文献

[1] 边新迎,刘亮,刘君.基于MATLAB 环境的实时仿真研究[J].微计算机信息,2006(22):250-252.

[2] 史维佳,何鹏举,李杰.M atlab/RTW 实时仿真与嵌入式

系统开发[J].单片机与嵌入式系统应用,2009(10):42-44.

[3] 陈春章,艾霞,王国雄.数字集成电路物理设计[M].北

京:科学出版社,2008.

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eda课程设计报告多功能数字钟设计大学论文

湖北大学物电学院EDA课程设计报告（论文） 题目：多功能数字钟设计 专业班级: 14微电子科学与工程 姓名：黄山 时间：2016年12月20日 指导教师：万美琳卢仕 完成日期：2015年12月20日

多功能数字钟设计任务书 1．设计目的与要求 了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解 2．设计内容 1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开； 2，能用按键调时调分； 3，能整点报时，到达整点时，蜂鸣器响一秒； 4，拓展功能：秒表，闹钟，闹钟可调 3．编写设计报告 写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩 在规定时间内，完成叙述并回答问题。

目录（四号仿宋_GB2312加粗居中） （空一行） 1 引言 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2总体设计框图 (2) 3设计原理分析 (3) 3.1分频器 (4) 3.2计时器和时间调节 (4) 3.3秒表模块 (5) 3.4状态机模块 (6) 3.5数码管显示模块 (7) 3.6顶层模块 (8) 3.7管脚绑定和顶层原理图 (9) 4 总结与体会 (11)

多功能电子表 摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能 关键词:Verilog语言，多功能数字钟，数码管显示； 1 引言 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路 根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用 3 设计原理分析 3.1 分频器 分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100;

EDA多功能数字钟设计

EDA设计（二） ——多功能数字钟设计 姓名：周婷婷 学号：0904220116 院系：电光学院

指导老师：花汉兵蒋立平 完成时间：2011年12月15号 多功能数字钟设计 摘要 该实验时利用QuartusII软件设计一个数字钟，进行实验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。此外还添加了星期功能，使得设计的数字钟功能更加完善。 Abstract ：This experiment is to design a digital clock which is based on Quartus software and in which many basic functions like time-counting , hour-correcting , minute-correcting , reset , timing-holding and belling on the hour. And then validated the design on the experimental board . In addition, additional functions like reseting the week make this digital clock a perfect one.

目录 1.设计要求 (4) 2.工作原理 (4) 3.各模块说明 (5) 1)分频模块 (5) 2)计时模块 (9) 3)显示模块 (11) 4)校分与校时模块 (11) 5)清零模块 (12) 6)保持模块 (13) 7)报时模块 (13) 4.扩展模块 (13) 1)星期模块 (13) 5.调试、编程下载 (14) 6.实验中出现问题及解决办法 (14) 7.实验收获与感受 (14)

EDA设计_多功能数字钟设计

EDA设计（二）课程设计报告 理工大学 2013 年09 月

目录 摘要及关键字 (3) 一.设计要求 (3) 二.总体方案设计 (3) 三.各子模块设计原理 (4) 1.分频部分 (4) 2.输入部分 (5) 1.防抖模块 (5) 2.输入模块 (6) 3.计时部分 (6) 1.模60的计数器 (6) 2.模24的计数器 (7) 3.校准模块 (7) 4.计时模块 (8) 4.显示部分 (9) 1.显示模块 (9) （1）6选1数据选择器 (10) （2）4-7译码器 (10) 5.闹钟部分 (10) 1.比较模块 (11) 2.选择器 (11) 6.报时部分 (13) 四. 硬件下载与测试 (15)

1.硬件下载 (15) 2.测试 (15) 3.功能扩展 (16) 五.结论 (16) 参考文献 (16) 数字电子钟的设计 摘要及关键字： 数字电子钟是生活中最常用的电子设备之一，其主要功能是能够显示时、分、秒实时信息，并能够方便地进行时、分、秒的初始值设置，以便时间校准。 实现数字电子钟有很多方法，本课程是采用VHDL硬件语言的强大描述能力和EDA工具的结合在电子设计领域来设计一个具有多功能的数字电子钟。 关键字：数字电子钟VHDL硬件语言EDA工具 一．设计要求: 1.设计一个电子钟能够显示时，分，秒；24小时循环显示。 2.电子钟有校时，校分，清零，保持，整点报时和闹钟的功能，具体如下： （1）数字钟最大计时显示23点59分59秒。 （2）在数字钟正常工作时可以对数字钟进行快速校时，校分，即拨动开关K7可以对时进行校正，拨动开关K6可以对分进行校正。 （3）在数字中正常工作情况下可以对其进行不断地复位，即拨动开关K5可以是时，分，秒显示回零。 （4）在数字钟正常工作时拨动开关K4可以使数字钟保持原有显示，停止计时。 （5）整点报时是要求数字钟在每小时整点到来前进行鸣叫，鸣叫频率是在59:53, 59:55, 59:57 为1kHz，59:59为2kHz。 （6）当开关K8等于0就可以看到正常计数时钟界面，有

基于eda的多功能数字钟设计

目录 一．设计说明 (1) I．功能说明 (1) II．功能简介 (1) 二．总体方案分析 (3) 三．各子模块设计原理 (3) I．脉冲分频模块 (3) II.时钟计时模块(包含校定和清零功能) (4) III．显示控制电路 (7) IV.显示模块和计时模块结合 (11) V.整点报时模块 (11) VI.闹钟模块 (13) 四．调试与仿真 (17) I.脉冲发生模块 (17) II．计时电路 (18) III.仿真 (18) 五．收获与体会 (19) 六．附录 (20)

一．设计说明 I．功能说明： 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校时间，每逢整点，产生报时音报时。系统框图如图1-1所示： 图1-1 多功能数字钟系统框图 II．功能简介 此设计问题可分为主控电路、计数器模块和扫描显示三大部，主控电路中各种特殊功能的实现设计问题的关键。 用两个电平信号A、B进行模式选择，AB=00为模式0，系统为计时状态；AB=01为模式1，系统为手动校时状态；AB=10为模式2，系统为闹钟设置状态。 设置一个cd信号，当cd=00时，表示在手动校对时，选择调整时部分；当cd=01时，表示在手动校对时，选择调整分钟部分；。当cd=10时，表示在手动校对时，选择调整秒部分 设置一个change信号，在手动校时或闹钟设置模式下，每按一次，计数器

加1。 设置一个reset信号，当reset=0时，整个系统复位；当reset=1时，系统进行计时或其他特殊功能操作。 设置一个闹钟设置信号reset1，当reset1=1时，对闹钟进行设置，当reset1=0时，关闭闹钟信号。 设置一个E信号，当E=0时，表示在手动校对时，选择调整时部分；当E=1时，表示在手动校对时，选择调整分钟部分 设置状态显示信号（连发光二极管）：LD_alert指示是否设置了闹铃功能；LD_h指示当前调整的是小时信号；LD_m指示当前调整的是分钟信号。 当闹钟功能设置后（LD_alert=1），系统应启动一个比较电路，当计时与预设闹铃时间相等时，启动闹铃声，直到关闭闹铃信号有效。 整点报时部分由分和秒计时同时为0（或60）启动，与闹铃共用一个扬声器驱动信号out。 系统计时时钟为clk=1Hz，选择另一时钟clk_lk=1kHz作为产生闹铃声、报时音的时钟信号。 主控电路状态表如表1-1所示。硬件系统示意图如图1-2所示。 表 1-1 数字钟主控电路状态表

EDA课程设计——多功能数字钟

哈尔滨工业大学(威海) 电子学课程设计报告带有整点报时的数字钟设计与制作 姓名: 蒋栋栋 班级: 0802503 学号: 080250331 指导教师: 井岩

目录 一、课程设计的性质、目的和任务 (3) 二、课程设计基本要求 (3) 三、设计课题要求 (3) 四、课程设计所需要仪器 (4) 五、设计步骤 (4) 1、整体设计框图 (4) 2、各个模块的设计与仿真 (4) 2.1分频模块 (4) 2.2计数器模块 (6) 2.3控制模块 (10) 2.4数码管分配 (13) 2.5显示模块 (14) 2.6报时模块 (16) 六、调试中遇到的问题及解决的方法 (18) 七、心得体会 (18)

一、课程设计的性质、目的和任务 创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。 通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。 二、课程设计基本要求 掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。 三、设计课题要求 （1）构造一个24小时制的数字钟。要求能显示时、分、秒。 （2）要求时、分、秒能各自独立的进行调整。 （3）能利用喇叭作整点报时。从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区别。 #设计提示（仅供参考）： （1）对频率输入的考虑 数字钟内所需的时钟频率有：基准时钟应为周期一秒的标准信号。报时频率可选用1KHz和2KHz左右(两种频率相差八度音，即频率相差一倍)。另外，为防止按键反跳、抖动，微动开关输入应采用寄存器输入形式，其时钟应为几十赫兹。 （2）计时部分计数器设计的考虑 分、秒计数器均为模60计数器。 小时计数为模24计数器，同理可建一个24进制计数器的模块。 （3）校时设计的考虑 数字钟校准有3个控制键：时校准、分校准和秒校准。 微动开关不工作，计数器正常工作。按下微动开关后，计数器以8Hz频率连续计数(若只按一下，则计数器增加一位)，可调用元件库中的逻辑门建一个控制按键的模块，即建立开关去抖动电路(见书70页)。 （4）报时设计的考虑

EDA课程设计-多功能数字钟

EDA课程设计 实用多功能数字钟 学院：机械与电子工程学院 专业：电子科学与技术 班级： 学号： 姓名： 指导教师： 2012年1月13日

摘要：本次课程设计用Verilog语言，选择Quartus II 开发工具来设计多功能数字钟。就在前不久，我们还刚刚完成了单片机的多功能时钟的设计，继而又做EDA电子钟实验。通过两者之间的对比可以发现EDA的许多特点。电子设计自动化（EDA Electronic Design Automation）技术是一种以计算机作为工作平台，以EDA软件工具为开发环境，以硬件描述语言和原理图描述为设计入口，以可编程逻辑器为实验载体，以ASIC、SOC和SOPC嵌入式系统为设计目标，以数字系统系统设计为应用方向的电子产品自动化设计技术。而QuartusⅡ是Altera 公司推出的的第四代PLD开发系统。主要用于设计新器件和大规模CPLD/FPGA。使用QuartusⅡ的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，QuartusⅡ把这些设计转自动换成最终所需的格式。设计方法分为：硬件描述语言，verilog语言描述。verilog语言描述可能精确和简练地表示电路的逻辑功能，现在PLD的设计过程中广泛使用。以上是对EDA和QuartusⅡ的了解。本次EDA的课程设计虽然时间有限，但是设计的题目《多功能数字钟》很贴近人的日常生活，让我们学生对最基本的电子产品有个深入的认识。本次的课程设计是基于Verilog HDL的多功能数字钟，完成时、分、秒的显示功能。设计利用Verilog HDL语言自顶向下的设计理念，突出其作为硬件描述语言的良好的可读性、可移植性以及易于理解等优点。整个程序语言功能主要包含计时，闹钟，校时，整点报时等功能。 关键词：EDA软件，Verilog语言，Quartus II 开发工具，多功能时钟

eda 实现多功能数字钟

一、标题：EDA实现多功能数字钟 二、任务书：设计要求是用FPGA器件和EDA技术实现多功能数字钟的设计， ⑴控制功能包括①以数字形式显示时、分、秒的时间；②小时计数 器为24进制；③分、秒计数器为60进制；④有两个使能端起到校 时、校分的作用，同时按无效；⑤每小时的59分51、53、55、57、 59分别以四长声一短声进行模拟电台仿真；⑥让信号灯在晚上19 点至早上5点亮；⑵在Max＋plusⅡ软件系统平台上建立多功能数 字钟电路的顶层电路文件并完成编译和仿真，并对器件进行下载检 查。 三、关键词：数字钟原理电路编译仿真下载 四、数字钟电路系统的组成框图： 五、各功能模块设计、仿真波形及其分析说明： 1、小时计时模块：

仿真波形： 分析说明： 当小时的高四位为0、1时，小时的低四位为九时，在下一个时钟的上跳延来了之后，高四位加一；当小时的高四位为2，同时低四位为3时，小时的高低 四位都清零。实现从00到23的循环计数。

2、分钟计时模块： 仿真波形： 分析说明： 当分钟的高四位为0、1、2、3、4时，小时的低四位为九时，在下一个时钟的上跳延来了之后，高四位加一；当分钟的高四位为5时，同时低四位为9时，

分钟的高低四位都清零，实现从00到59的循环计数。 3、秒计时模块（与分计时模块相同）； 4、校时、校分模块： 仿真波形：

分析说明： SWM、SWH两开关先设置1，秒时钟，分时钟，小时时钟分别设置为不同频率的时钟，当开关SWM置0即按下时，秒时钟CPS对分钟进行校对，即如图所示CPM在SWM为0时频率与CPS相同；同理，当SWH为0时用秒时钟对小时进行校对，即CPH在SWH为0时频率与CPS相同。当SWM、SWH 都不为0时，分钟、小时正常计时。 5、整点报时模块：

南理工EDA2多功能数字钟设计实验报告(蒋立平)——优秀

EDAⅡ实验报告 --多功能数字钟 学院专业: 学生学号: 指导老师:蒋立平 交稿时间:2012年3月25日

摘要 本实验借助于quartusⅡ软件设计一个多功能的数字时钟，具有24小时计时、星期显示、保持、清零、校分校时校星期、整点报时等基本功能，并在此基础上添加了闹钟、音乐闹钟、秒表等附加功能。同时，留有万年历的接口可以方便的进行扩展。.利用quartusⅡ进行相应的设计、仿真、调试，最后下载到SmartSOPC实验系统上验证设计的正确性。 关键词：多功能数字时钟，quartusⅡ,计时，星期显示，整点报时，闹钟，秒表 ABSTRACT This experiment is to design a multifunctional digital clock with quartus Ⅱ.The multifunctional digital clock has varities of the functions like 24-hour timer,week,keeping,clearing zero,adjusting time and chime on integral hour .It also include additional functions such as alarm clock,stopwatch and so on.At the sametimes,it can be added calendar.we designed and simulated with quartusⅡ.Finally downloaded it to the experiment platform to test. Key words:multifunctional digital clock,quartusⅡ,time,week,chime on integral hour, alarm clock,stopwatch

EDA课程设计 多功能数字钟设计程序清单 数字系统设计与verilog HDL(第四版) 王金明

EDA课程设计 多功能数字钟设计程序清单 数字系统设计与verilog HDL(第四版) 王金明 /*引脚锁定基于DE2一70，芯片为EP2C70F896，信号定义如下: Clk50m: 50MHz 时钟输， mode: 模式选择0：计时模式1：设置闹钟模式 mcheck: 手动调整时间 turn: 手动调整时间，在时、分之间选择 change: 对选中的数据调整 led hourl，led_hour0，led_minul，led_minu0，led_secl,led sec0； alert: 闹钟输出 ld_alert: 是否设置了闹钟 ld_hour,id_min,ld_sec：在调整时，指示选中了时，分还是秒*/ moduleclock(clk50m,mode,turn,change,mreset,led_hour1,led_hour0,led_minu1,led _minu0,led_sec1,led_sec0, alert,ld_alert,ld_check,ld_hour,ld_min,ld_sec); input clk50m; input mode; // key0键 input turn; //keyl键 input change; // key2 键 input mreset; //switch0复位，低电平有效 output alert; //gpioO->IOAO output ld_alert; //ledgO-led19 output ld_check; //ledgl-led22 output ld_hour; //ledr3-led13 output ld_min; //ledr9-led9

EDA多功能数字时钟设计实验报告

EDA（一）设计（2）之 多 功 能 数 字 钟 南京理工大学 电子科学与光电技术学院2005级 作者: 高策学号: 0504220224 同组: 黄文浩学号: 0504220242 指导教师：蒋立平时间：08-3-18

目录 内容摘要 (3) 一．引言 (4) 二、实验要求 (4) 三、方案论证 (5) 四、各模块设计 (6) 1、分频器模块 (6) 2、计时模块 (8) 3、闹铃模块 (10) 4、彩铃模块 (12) 5、显示模块 (13) 6、整点报时模块 (14) 7、秒表模块 (15) 8、万年历模块 (16) 9、动态显示模块 (19) 10、闪烁模块 (20) 五、整体电路功能综述 (22) 六、实验中的问题及解决方法 (24) 七、总结体会 (25) 八、实验的收获与感受 (26)

中文摘要 本实验利用QuartusII软件，结合所学的数字电路的知识设计一个24时多功能数字钟，具有正常分、秒计时，动态显示，保持、清零、快速校分、整点报时、闹钟功能。 文章分析了整个电路的工作原理，还分别说明了各子模块的设计原理和调试、仿真、编程下载的过程，并对最终结果进行总结，最后提出了在实验过程中出现的问题和解决的方案。 通过实验掌握了一些逻辑组合器件的基本功能和用法，同时体会到了利用软件设计电路的方便快捷，避免了硬件布线的繁琐，提高了效率。 关键词数字计数器动态显示保持清零快速校分整点报时闹钟软件设计 外文摘要 Title DIGITAL CLOCK DESIGN PROPOSAl Abstract Using the QuartusII, we design a digital clock of 24 hours with learning electric circuit knowledge. The circuit can keep the time, display， reset, adjust the minute and hour, ring the time in the round number time and alarm clock. The paper has analyzed the principle of all work and explained the designing principle of different parts separately. By debugging, simulating, compiling, programming, I put forward a matter and give a settling plan. I know about the basic functions and using method of some electric pieces in this experiment. At the same time, I realized the convenience of making use of the software to carry on the electric circuit, which is fast, avoided the hardware cloth line tedious, and raised the efficiency. Keywords digital counter, dynamic display, keep, clear, check time, time, alarm clock，software design

EDA设计II实验报告——多功能数字钟

『EDA设计II』 课程实验报告 姓名 学号 学院 指导教师 时间 2011年 05月

多功能数字钟 摘要：本实验利用Quartus II软件设计多功能数字钟并下载到Smart SOPC实验系统，实现校分、校时、清零、保持和整点报时等多种基本功能，以及闹钟等附加功能。本实验首先通过Quartus II 软件对各模块进行原理图设计，并进行仿真调试，最后下载至实验平台验证其功能。 关键词：多功能数字钟Quartus II软件仿真封装校分校时清零保持整点报时闹钟 Abstract：The experiment is to design a multi-purpose digital clock by Quartus II and then download to the test system of Smart SOPC. It can realize many functions such as minute adjusting, hour adjusting, resetting, keeping and reporting time on integral hour. Apart from this, it can also be used as a alarm clock. First of all, we design the schematic diagram of every part. In addition, we simulate through Quartus II. At last, we download it to the tests platform and test the function. Key words：multi-purpose digital clock Quartus II simulate seal minute- adjusting hour adjusting resetting keeping reporting time on integral hour alarm clock

EDA实现多功能数字钟

EDA实现多功能数字钟 一、实验任务： 用FPGA器件和EDA技术实现多功能数字钟的设计 已知条件：1、MAX+Plus软件 2、FPGA实验开发装置 基本功能：1、以数字形式显示时、分、秒的时间； 2、小时计数器为24进制； 3、分、秒计数器为60进制。 二、小时计数器为24进制 原理图如下： 对该图进行编译及波形仿真如下： 分析及结论：小时计数器是24进制用当下面的74161到9时等下个脉冲来是向上面一个74161进位使的上面的74161记数。但是等到上面的计到2时下

面的将不能超过4所以等上面的计到2，下面的计到4时就将两个74161共同预置。从而实现00—24分的记数功能。仿真波形显示里23小时到00分的循环的过程仿真到位。 对上述仿真波形图进行打包工作，将24进制图建立成模块： 三、分计数器为60进制 原理图如下： 对该图进行编译及波形仿真如下： 分析及结论：分计数器是60进制的。当下面的74161到9时等下个脉冲

置。从而实现00—59秒的记数功能。Cp60S为向分的进位信号上跳沿有效。仿真波形显示里59秒到00秒的循环的过程，仿真到位。 对上述仿真波形图进行打包工作，将60进制图建立成模块： 四、秒计数器为60进制 原理图如下： 对该图进行编译及波形仿真如下 分析及结论：秒计数器是60进制的。当下面的74161到9时等下个脉冲

置。从而实现00—59秒的记数功能。Cp60S为向分的进位信号上跳沿有效。仿真波形显示里59秒到00秒的循环的过程，仿真到位。 对上述仿真波形图进行打包工作，将60进制图建立成模块： 五、多功能数字钟的主体部分 原理图如下： 仿真波形图如下：

南京理工大学EDA设计 多功能数字钟的设计

EDA数字钟的设计 指导老师：谭雪琴 姜萍 姓名：张羊 学院：电子工程与光电技术学院专业：真空电子技术 学号：0804620127 完成时间：2011年4月

目录： 一.设计要求……………………………………………………………… 二.方案论证……………………………………………………………… 三.子模块设计…………………………………………………………… 1.频率源设计…………………………………………………………… ①模48计数器的设计……………………………………………… ②模1000计数器的设计…………………………………………… ③模2计数器的设计……………………………………………… ④ 1KHZ脉冲的设计………………………………………………… ⑤ 500HZ脉冲的设计……………………………………………… ⑥ 1HZ脉冲的设计………………………………………………… 2.计数部分电路设计…………………………………………………… ①模60计数器的设计……………………………………………… ②模24计数器的设计……………………………………………… ③计数器的设计…………………………………………………… 3.清零和保持电路的设计………………………………………………

4.校分和校时电路的设计……………………………………………… 5.报时电路的设计……………………………………………………… 6.显示电路的设计……………………………………………………… ①模6计数器的设计……………………………………………… ② 24选4（或六选一）数据选择器的设计………………………… ③动态显示设计…………………………………………………… 7.最终总体电路………………………………………………………… 四.附加闹铃功能………………………………………………………… ①频率源的设计…………………………………………………… ②闹铃的设计………………………………………………………五．编程下载……………………………………………………………… 六.实验总结和感受………………………………………………………七．参考文献………………………………………………………………

EDA多功能数字钟设计

江汉大学文理学院EDA课程设计报告课程设计题目多功能数字钟 部（系）信息技术学部 专业 姓名 学号 指导教师 2014年 12 月 29 日

目录 一、设计目的 (1) 二、设计要求 (1) 三、硬件方案 (1) 3.1 设计思路 (1) 3.2 设计框图 (2) 3.3 数字钟主控电路状态表 (3) 四、软件方案 (5) 4.1 按键消抖模块 (5) 4.2 时钟计数器模块 (7) 4.3 显示译码模块 (17) 4.4 分频器模块 (19) 4.5 主控制电路模块 (21) 4.5.1 计数器控制模块 (21) 4.5.2 闹钟计数器模块 (25) 4.5.3 闹钟控制模块 (27) 4.5.4 显示输出控制模块 (32) 4.5.5 led控制模块 (34) 4.5.6 主控模块 (37) 4.6 电子钟系统原理图 (38) 五、实现过程中遇到的问题及措施 (38) 六、设计心得体会 (39) 七、参考文献 (39)

一、设计目的 本课程设计的目的是熟练掌握相关软件的使用和操作。能对VHDL语言程序进行编译，调试，以及通过计算机仿真，得到正确的仿真波形图，并根据所得仿真波形图分析判断并改进所设计的电路。 在成功掌握软件操作基础上，将所数字电路的基础课知识与VHDL语言的应用型知识结合起来并与实际设计，操作联系起来，即“理论联系实际”。深入了解VHDL语言的作用与价值，对用硬件语言设计一个电路系统开始具备一个较完整的思路与较专业的经验。对EDA技术有初步的认识，并开始对EDA 技术的开发创新有初步的理解。 二、设计要求 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校时间，每逢整点，产生报时音报时。 三、硬件方案 3.1 设计思路 根据设计要求进行分析，数字钟应当有计数器，分频器，按键消抖，闹钟，显示及主控模块构成。分频器用来提供时钟，计数器用于计时，按键消抖为系统提供准确的按键控制信号输入，闹钟用于提供闹钟功能，显示模块显示时间，主控模块根据按键输入控制各个模块以实现所需求功能。在此设计中已将闹钟模块融入主控模块中。

EDA数字钟设计

摘要:应用VHDL语言编程，进行了多功能数字钟的设计，并在MAX PLUSⅡ环境下通过了编译、仿真、调试。 关键词：VHDL；EDA；数字钟；仿真图 0.引言 随着科学技术的迅猛发展,电子工业界经历了巨大的飞跃。集成电路的设计正朝着速度快、性能高、容量大、体积小和微功耗的方向发展。基于这种情况,可编程逻辑器件的出现和发展大大改变了传统的系统设计方法。可编程逻辑器件和相应的设计技术体现在三个主要方面:一是可编程逻辑器件的芯片技术;二是适用于可逻辑编程器件的硬件编程技术,三是可编程逻辑器件设计的EDA开发工具,它主要用来进行可编程逻辑器件应用的具体实现。在本实验中采用了集成度较高的FPGA 可编程逻辑器件, 选用了VHDL硬件描述语言和MAX + p lusⅡ开发软件。VHDL硬件描述语言在电子设计自动化( EDA)中扮演着重要的角色。由于采用了具有多层次描述系统硬件功能的能力的“自顶向下”( Top - Down)和基于库(L ibrary - Based)的全新设计方法,它使设计师们摆脱了大量的辅助设计工作,而把精力集中于创造性的方案与概念构思上,用新的思路来发掘硬件设备的潜力,从而极大地提高了设计效率,缩短 了产品的研制周期。MAX + p lusⅡ是集成了编辑器、仿真工具、检查/分析工具和优化/综合工具的这些所有开发工具的一种集成的开发环境,通过该开发环境能够很方便的检验设计的仿真结果以及建立起与可编程逻辑器件的管脚之间对应的关系。 1. EDA简介 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了

ISE实现多功能数字钟设计

一、任务要求 用FPGA器件和EDA技术实现多功能数字钟的设计。 基本功能要求：能显示小时、分钟、秒钟（时、分用7段LED显示器，秒用LED灯）。 小时计数器为同步24进制； 要求手动校时、校分。 扩展功能要求：任意时刻闹钟； 小时显示（12/24）切换电路 自动报整点时数。 二、建立工程 在ISE 14,9软件中建立名为clock 的工程文件。芯片系列选择Spatan3E,具体芯片型号选择XC3S100E,封装类型选择CP132,速度信息选择-5。

三、原理设计 四、顶层模块设计 创建名为top_clock的文件，本设计中顶层模块用于调用各个子模块，以及将闹钟与整点报时模块综合在内，顶层源码如下： module top_clock( input Hchange, LK_50M(CLK_50), .nCLR(nCR), .CLK_1HzOut(CP_1Hz));LK_50M(CLK_50), .nCLR(nCR), .CLK_1HzOut(CP_200Hz));

(Q), .nCR(nCR), .EN(EN), .CP(CP) ); parameter PERIOD =40;

(Q), .nCR(nCR), .EN(EN), .CP(CP) ); parameter PERIOD =40; ntH(CntH), .CntL(CntL), .nCR(nCR), .EN(EN), .CP(CP) ); parameter PERIOD =40; CLR(nCLR), .Clk(Clk), .EN(EN),

.CntH(CntH), .CntL(CntL) ); parameter PERIOD =40;将文件导入至xc3s5001中 右击xc3s5001,选择program选项，将程序烧录至FPGA实 验板中 1.观察运行情况 1)测试基本功能： 打开使能开关L3，数码管可以正常显示分和时，拨动时分和秒的切换显示开关G3，数码管可以切换显示秒。拨动 K3和B4，可以实现校时功能。拨动清零开关P11，可以实 现清零功能。当时间到23:59时，能运行至00:00。 2)测试扩展功能： 拨动F3，可实现24小时与12小时的切换。当时间为整点时，LED灯G1会根据当前整点时数闪烁对应次数，拨 动N3，闹钟使能。拨动E2，进入闹钟设置状态，此时设置 闹钟时间。当正常时间跳到闹钟设置时刻时，闹钟对应LED 灯N4会常亮，表示闹钟响。当正常时间已经越过闹钟设置 时间时，N4会熄灭。闹钟响时关闭闹钟使能端N3时，N4也 会熄灭。 五、实验总结 本次实验是一个中等规模的设计实验，相比步进电机实验，难度

EDA课程设计 多功能数字钟设计报告 数字系统设计与verilog HDL(第四版) 王金明

EDA课程设计报告： 实用多功能数字钟 学院： 专业： 班级： 学号： 姓名： 指导老师：江伟 2012年12月25日

实用多功能数字钟 摘要 本EDA课程设计利用QuartusII软件Verilog VHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。 单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。 关键字：多功能数字钟、Verilog、模块、调试、仿真、功能

目录 一.课程设计的目的及任务 (1) 1.1 课程设计的目的 (1) 1.2 课程设计的任务与要求 (1) 二．课程设计思路及其原理 (1) 三．QuartusII软件的应用 (2) 3.1工程建立及存盘 (2) 3.2工程项目的编译 (3) 3.3时序仿真 (3) 四．分模块设计、调试、仿真与结果分析 (4) 4.1 clk50mto1 时钟分频模块 (4) 4.2 adder 加法器模块 (4) 4.3 hexcounter16 进制计数器模块 (5) 4.4 counter_time 计时模块 (5) 4.5 alarm闹铃模块 (6) 4.6 sound_ddd嘀嘀嘀闹铃声 (7) 4.7 sound_ddd_du嘀嘀嘀—嘟声音模块 (7) 4.8 alarm_time闹钟时间设定模块 (8) 4.9 bitsel将输出解码成时分秒选择模块 (8) 4.10 switch去抖模块 (8) 4.11 led译码显示模块 (9) 4.12clock顶层模块 (10) 五．实验总结 (11) 5.1调试中遇到的问题及解决的方法 (11) 5.2实验中积累的经验 (12) 5.3心得体会 (12) 六．参考文献 (12) 七.程序清单 (13)

eda2设计报告——多功能数字钟设计

EDA(Ⅱ)实验报告 ——多功能数字钟设计

摘要 本实验利用ALTERA公司的QUARTUSⅡ开发平台，对Cyclone系列的EP1C12Q240C8芯片进行开发，以实现数字钟。具体功能有：计时，校时校分，清零，闹铃，整点报时等。 Abstract In this study, the company's QUARTUS Ⅱ ALTERA development platform, on the Cyclone series EP1C12Q240C8 chip development to digital clock. Specific features include: time, school hours when the school, clear, alarm, and so the whole point timekeeping. 关键字 FPGA QUARTUSII 设计多功能数字钟 Keywords FPGA QUARTUSII design multi-function digital clock

目录 一、设计要求说明 二、方案论证 三、各子模块设计原理 1、脉冲发生模块 (1) 48分频 (2) 1000分频 (3) 计时信号的产生 2、模块设计 (1)24小时模块 （2）报时电路模块 （3）较时较分清零模块说明 （4）闹钟模块 1.闹钟清零 2.闹钟较分较时 3、译码显示模块 （1）译码显示

（2）显示转换模块 4、整体电路构成 附各开关使用说明 四、编译及仿真下载 1、编译 2、下载 五、结论 六、设计感想 1、设计过程中遇到的问题及解决方法 2、设计的收获与感受 七、参考文献

EDA课程设计——多功能数字钟课程设计报告

多功能数字电子钟 一、设计要求 1、具有以二十四小时计时、显示、整点报时、时间设置和闹钟的功能。 2、设计精度要求为1S。 二．系统功能描述 1 . 系统输入：系统状态及校时、定时转换的控制信号为k、mode、set； 时钟信号clk,采用1024Hz； 系统复位信号为reset。输入信号均由按键产生。 系统输出：LED显示输出，蜂鸣器声音信号输出。 多功能数字钟系统功能的具体描述如下： 2. 计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。 3. 校时：在计时状态显示下，按下“set键”，进入“小时”校准状态，之后按下“k键”则进入“分”校准状态， 继续按下“k键”则进入“秒复零”状态，第三次按下“k 键”又恢复到正常计时显示状态。 1）“小时”校准状态：在“小时”校准状态下，显示“小时”数码管以1Hz的频率递增计数。 2）“分”校准状态：在“分”校准状态下，显示“分”的数码管以1Hz的频率递增计数。 3）“秒”复零状态：在“秒复零”状态下，显示“秒”的数码管复零。 4. 整点报时：蜂鸣器在“59”分钟的第“51”、“53”、“55”、“57‘秒发频率为512Hz的低音，在“59”分钟的第 “59”秒发频率为1024Hz的高音，结束时为整点。 5. 显示：要求采用扫描显示方式驱动6个LED数码管显示小时、分、秒。 闹钟：闹钟定时时间到，蜂鸣器发出周期为1s的“滴”、“滴”声，持续时间为10s；闹钟定时显示。 6. 闹钟定时设置：在闹钟定时显示状态下，按下“set键”，进入闹钟的“时”设置状态，之后按下“k键”进入 闹钟的“分”设置状态，继续按下“k 键”则进入“秒”设置状态，第三次按下“k键”又恢复到闹钟定时显示状态。 1）闹钟“小时”设置状态：在闹钟“小时”设置状态下，显示“小时”的数码管以1Hz的频率递增计数。2）闹钟：“分”设置状态：在闹钟“分”设置状态下，显示“分”的数码管以1Hz的频率递增计数。 三、控制器的MDS图及多功能数字系统结构逻辑框图 1、控制器的MDS图