Allegro布线后检查和出Geber_MZ

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https://www.sodocs.net/doc/7e3776136.html,/auction/item_detail.htm?item_num_id=853*******

一布线后敷铜：

1. 1 shape->Rectangular->分配网络.

shape->->Delete Island.

也可以不分配网络，敷铜后Shape->Select Shape or Void->点击高亮，右键Assign net-> Option中选择网络。

2.Shape 可合并shape->Merge Shape

可编辑边界shape->Edit Boundary->点击高亮，点取边界。

可挖空shape->Manual Void->选形状

3.分割电源先永久高亮不同网络（不同颜色），Add->Line, Option中选择Anti ETCH (选

POWER)，线宽根据压差设，一般20MIL，拉出边界

Edit->Split Plane , Create 分配电源网络。

二布线铺铜后检查

1.可重新编号，Logic->Auto Rename Refdes->Rename ->MORE

原理图中Back annotate

2.Setup->drawing option->STATUS里看有没有未布网络(可以在Tools->Report->unconnected

PINs定位未连接飞线)，Update DRC（smooth），或Quick Report

Tools->update DRC , Tools->Report->unconnected PINs ，Tools->Report->Design Rules Check ，Tool->Report->Shape Dynamic state(all Smooth)

3.Tools->Database Check (DBdoctor) 都打勾，No DRC 没有错误

三出光绘准备

u出丝印

1 编辑颜色显示，STACK-UP 中关Etch(线), 开Pin ，Via；Components 中关所有Ref Des；

Manufacturing 中开AutoSilk_Top , AutoSilk_bottom

2 Manufacturing->Silk Screen… ,Layer 和 Element 选(BOTH)，class and subclass选

择Package Geometry , Reference designator 其它可不选。

3 lock autosilk text 指第一次autosilk后，位置锁定；any指优先silkscreen,次assembly.

3 修改字体大小，Edit->Change, Find里只选Text, Option里选Manufacturing，New subclass 不选，框选所有Done。

4 调整丝印位置，只选一层显示，Edit->Move

5 手工加入丝印信息，比如网址，LOGO，文字说明等，Add->Text, Manufacturing中选AutoSilk_Top（或BOTTOM）。

u出钻孔

1Manufacture->NC->NC Parameter 路径，ASCII，精度，单位–》生成NC_Param.txt

2Manufacture->NC->NC Drill 路径、名字，-> drill 只处理圆形钻孔，如果椭圆和长方形，则Manufacture->NC->NC Route

3出钻孔表和图，Color->ALL Invisible 只开Geometry的outline,（或可以打开Geometry,在Board Geometry下勾选lutline,dimension;Stack-Up的Pin和Via下勾选Top和Bottom；

Manufacturing下勾选Drawing Format所有）

Manufacture->NC->drill legend 单位，方框放置。

u出光绘

1Manufacture->Artwork, film control下undefined line width设置，check database打勾，布线层选positive,电源和地用negative, vector based pad打勾。

General parameters GERBER RS274x

2丝印层光绘，Color->ALL Invisible 只开Geometry的Board Geometry->Silkscreen_TOP 打勾;package Geometry->Silkscreen_TOP打勾; 开Manufacturing –>Autosilk_top.

添加Film, Manufacture->Artwork, Available film中右键点击Add，取名（SikScreen_top）同理编辑显示层silkscreen_bottom, add进film.

TOP和BOTTOM（POWER，GND等）为电气走线层，已自动添加。

还需要solderMask_top solderMask_bottom(阻焊层，开Color visibility-> Stack-Up(class)中solderMask_xxx，含Pin，Via; 开Geometry类中Board Geometry，package Geometry中solderMask_xxx)

PasteMask_top PasteMask_bottom (加锡膏层), 同上，分别选对应层操作。

outline Color->ALL Invisible 开Geometry->Board Geometry的outline只打开

outline.

NC drill先编辑颜色和显示：Color->ALL Invisible ，打开Manufacturing中NClegend-1-x.

也可以先编辑颜色和显示：Color->ALL Invisible 只开Geometry->Board Geometry的

outline只打开边框，把上述层全部添加，分别右键点击添加的层Display，再编辑一

个层的颜色和显示后在Manufacture->Artwork, Available film中右键点击对应层

Match Display,自动匹配。大部分的层在Stack-Up(class)，Geometry(class)中对应要修

改。Available film中层可修改，先选需要修改的层，删除用右键CUT，显示与颜色

更改后可Match Display添加。

Select all -----creat artwork

3提供给板厂的文件：

后缀.art , .drl

Nc_param.txt, art_param.txt

四层板为例的情况：

Undefined line width: 未定义的线宽Shape bounding box: 默认值为100，

表示当Plot mode为负片时，由Shape的边缘往外需要画100mil的黑色区域

Plot mode: Positive 为正片，Negative为负片Film mirrored: 底片是否左右反转

Full contact thermal-reliefs: 只有当为负片时，此项才被激活

Suppress unconnected pads: 是否画出未连线的Pad.只有当层为内层时，此项才被激活Draw missing pad aperture:若勾选此项，表示当一个Padstack没有相应的Flash D-Code时，系统可以采用较小宽度的line D-Code涂满此Padstack

Use aperture rotation: Gerber数据能够使用镜头列表中的镜头来旋转定义的信息Suppress shape fill: 勾选此项表示Shape的外形不画出，使用者必须加入分割线作为Shape 的外形，只有在负片的时候，此项才被激活。

Available films: 在这里添加你需要的层，下面以4层板为例：

TOP层：board geometry/outline

manufacturing/photoplot_outline

etch/top

pin/top

via class/top

drawing format/title_data（加入注释文字，亦可根据习惯在其他层加入）

GND层：board geometry/outline

manufacturing/photoplot_outline

etch/gnd

pin/gnd

via class/gnd

Anti Etch/gnd

Anti Etch/all

drawing format/title_data（加入注释文字，亦可根据习惯在其他层加入）

VCC层：board geometry/outline

manufacturing/photoplot_outline

etch/gnd

pin/gnd

via class/gnd

Anti Etch/vcc

Anti Etch/all

drawing format/title_data（加入注释文字，亦可根据习惯在其他层加入）BOTTOM层：board geometry/outline

manufacturing/photoplot_outline

etch/top

pin/top

via class/top

drawing format/title_data（加入注释文字，亦可根据习惯在其他层加入）SOLDERMASK_TOP层：board geometry/outline

manufacturing/photoplot_outline

via class/soldermask_top

pin/soldermask_top

package geometry/soldermask_top

board geometry/soldermask_top

drawing format/title_data（加入注释文字，亦可根据习惯在其他层加入）

SOLDERMASK_BOTTOM层：board geometry/outline

manufacturing/photoplot_outline

via class/soldermask_bottom

pin/soldermask_bottom

package geometry/soldermask_bottom

board geometry/soldermask_bottom

drawing format/title_data（加入注释文字，亦可根据习惯在其他层加入）

PASTEMASK_TOP层：board geometry/outline

pin/pastemask_top

drawing format/title_data

PASTEMASK_BOTTOM层：board geometry/outline

pin/pastemask_bottom

drawing format/title_data（加入注释文字，亦可根据习惯在其他层加入）

SILK_TOP层： board geometry/outline

manufacturing/photoplot_outline

ref_des/silkscreen_top

package geometry/silkscreen_top

board geometry/silkscreen_top

drawing format/title_data（加入注释文字，亦可根据习惯在其他层加入）

manufacturing/pen3可加入公司LOGO，或联系方式等信息(pen3为ALLERO图标制作工具BMP2Allegro生成图标时自动生成的层)

SILK_BOTTOM层：board geometry/outline

manufacturing/photoplot_outline

ref_des/silkscreen_bottom

package geometry/silkscreen_bottom

board geometry/silkscreen_bottom

drawing format/title_data（加入注释文字，亦可根据习惯在其他层加入）DRILL层：board geometry/outline

manufacturing/photoplot_outline

manufacturing/ncdrill_legend

manufacturing/ncdrill_figure

manufacturing/nclegend-1-2

board geometry/dimension

drawing format/title_data（加入注释文字，亦可根据习惯在其他层加入）

PCB板厂所需文件，同样以4层板为例：4个参数文件，11个光绘文件，共15个文件，其中pastemask_top.art pastemask_bottom.art ，可以不用给到PCB板厂，因为此文件为钢网文件，只需给贴片开钢网时配合坐标文件使用。

nc_param.txt ncdrill.tap (ncdrill.drl) art_aper.txt art_param.txt

top.art gnd.art vcc.art bottom.art soldermask_top.art soldermask_bottom.art pastemask_top.art pastemask_bottom.art silkscreen_top.art silkscreen_bottom.art drill.art

注：双面板只需去掉gnd.art vcc.art ，多层板，只需再加上inner.art，多几层即加几层。https://www.sodocs.net/doc/7e3776136.html,/

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Allegro教程-17个步骤

Allegro教程-17个步骤 Allegro® 是Cadence 推出的先进 PCB 设计布线工具。 Allegro 提供了良好且交互的工作接口和强大完善的功能，和它前端产品Cadence® OrCAD® Capture 的结合，为当前高速、高密度、多层的复杂 PCB 设计布线提供了最完美解决方案。 Allegro 拥有完善的 Constraint 设定，用户只须按要求设定好布线规则，在布线时不违反 DRC 就可以达到布线的设计要求，从而节约了烦琐的人工检查时间，提高了工作效率！更能够定义最小线宽或线长等参数以符合当今高速电 路板布线的种种需求。 软件中的 Constraint Manger 提供了简洁明了的接口方便使用者设定和查看 Constraint 宣告。它与 Capture 的结合让 E.E. 电子工程师在绘制线路图时就能设定好规则数据，并能一起带到Allegro工作环境中，自动在摆零件及 布线时依照规则处理及检查，而这些规则数据的经验值均可重复使用在相同性 质的电路板设计上。 Allegro 除了上述的功能外，其强大的自动推挤 push 和贴线 hug 走线以及完善的自动修线功能更是给用户提供极大的方便；强大的贴图功能，可以提 供多用户同时处理一块复杂板子，从而大大地提高了工作效率。或是利用选购 的切图功能将电路版切分成各个区块，让每个区块各有专职的人同时进行设 计，达到同份图多人同时设计并能缩短时程的目的。 用户在布线时做过更名、联机互换以及修改逻辑后，可以非常方便地回编 到 Capture 线路图中，线路图修改后也可以非常方便地更新到 Allegro 中； 用户还可以在 Capture 与 Allegro 之间对对象的互相点选及修改。 对于业界所重视的铜箔的绘制和修改功能， Allegro 提供了简单方便的内层分割功能，以及能够对正负片内层的检阅。对于铺铜也可分动态铜或是静态铜，以作为铺大地或是走大电流之不同应用。动态铜的参数可以分成对所有铜、单一铜或单一对象的不同程度设定，以达到铜箔对各接点可设不同接续效果或 间距值等要求，来配合因设计特性而有的特殊设定。 在输出的部分，底片输出功能包含 274D 、 274X 、 Barco DPF 、 MDA 以及直接输出 ODB++ 等多样化格式数据当然还支持生产所需的 Pick & Place 、NC Drill 和 Bare-Board Test 等等原始数据输出。Allegro 所提供的强大输 入输出功能更是方便与其它相关软件的沟通，例如 ADIVA 、 UGS(Fabmaster) 、VALOR 、Agilent ADS… 或是机构的 DXF 、IDF……… 。为了推广整个先进EDA 市场 ,Allegro 提供了Cadence? OrCAD? Layout 、 PADS 、 P-CAD 等接口，让想转换 PCB Layout 软件的使用者，对于旧有的图档能顺利转换至Allegro 中。 Allegro 有着操作方便，接口友好，功能强大，整合性好等诸多优点，是一家公司投资 EDA 软件的理想选择。

allegro布线的注意事项

A. 创建网络表 1. 网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。 2. 创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。保证网络表的正确性和完整性。 3. 确定器件的封装（PCB FOOTPRINT）． 4. 创建PCB板 根据单板结构图或对应的标准板框, 创建PCB设计文件； 注意正确选定单板坐标原点的位置，原点的设置原则： A. 单板左边和下边的延长线交汇点。 B. 单板左下角的第一个焊盘。 板框四周倒圆角，倒角半径3.5mm。特殊情况参考结构设计要求。 B. 布局 1. 根据结构图设置板框尺寸，按结构要素布置安装孔、接插件等需要定位的器件，并给这些器件赋予不可移动属性(锁定)。按工艺设计规范的要求进行尺寸标注。 2. 根据结构图和生产加工时所须的夹持边设置印制板的禁止布线区、禁止布局区域。根据某些元件的特殊要求，设置禁止布线区。 3. 综合考虑PCB性能和加工的效率选择加工流程。 加工工艺的优选顺序为：元件面单面贴装——元件面贴、插混装（元件面插装焊接面贴装一次波峰成型）——双面贴装——元件面贴插混装、焊接面贴装。 4. 布局操作的基本原则 A. 遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局． B. 布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件． C. 布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分． D. 相同结构电路部分，尽可能采用“对称式”标准布局； E. 按照均匀分布、重心平衡、版面美观的标准优化布局； F. 器件布局栅格的设置，一般IC器件布局时，栅格应为5--20 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于5mil。 G. 如有特殊布局要求，应双方沟通后确定。 5. 同类型插装元器件在X或Y方向上应朝一个方向放置。同一种类型的有极性分立元件也要力争在X或Y 方向上保持一致，便于生产和检验。 6. 发热元件要一般应均匀分布，以利于单板和整机的散热，除温度检测元件以外的温度敏感器件应远离发热量大的元器件。 7. 元器件的排列要便于调试和维修，亦即小元件周围不能放置大元件、需调试的元、器件周围要有足够的空间。 8. 需用波峰焊工艺生产的单板，其紧固件安装孔和定位孔都应为非金属化孔。当安装孔需要接地时, 应采用分布接地小孔的方式与地平面连接。 9. BGA与相邻元件的距离>5mm。其它贴片元件相互间的距离>0.7mm；贴装元件焊盘的外侧与相邻插装元件的外侧距离大于2mm；有压接件的PCB，压接的接插件周围5mm内不能有插装元、器件，在焊接面其周围5mm内也不能有贴装元、器件。

Allegro差分线走线规则

SOFER TECHNICAL FILE Allegro 15.x 差分线布线规则设置 Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001 Author :SOFER Create Date :2005-5-30 Rev : 1.00

Allegro 15.x差分线布线规则设置 文档内容介绍： 1.文档背景 (3) 2.Differential Pair信号介绍 (3) 3.如何在Allegro中定义Differential Pair属性 (4) 4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8) 5.怎样设定Differential Pair对与对之间的间距 (11)

1.文档背景 a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线 大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。 b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都 一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的 事情，很多情况板厂都没有办法调整到所需的阻抗。 c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然 Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规 则设置不是很清楚。 2.Differential Pair信号介绍 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关 键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值 来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎 是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可 以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场 可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端 信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差， 同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 …… 由于篇幅问题，这里对差分信号不做深入介绍了。

ALLEGRO DDR布线规则

ALLEGRO约束规则设置步骤(以DDR为例) Dyyxh@pcbtech tzyhust@https://www.sodocs.net/doc/7e3776136.html, 本文是我对约束规则设置方面的一些理解,希望对新手能有所帮助.由于本人水平有限, 错误之处难免,希望大家不吝赐教! 在进行高速布线时,一般都需要进行线长匹配,这时我们就需要设置好constraint规则,并 将这些规则分配到各类net group上.下面以ddr为例,具体说明这些约束设置的具体步骤. 1. 布线要求 DDR时钟: 线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,必需精确匹 配差分对走线误差,允许在+20mil以内 DDR地址,片选及其他控制线:线宽5mil,内部间距15mil,外部间距20mil,应走成 菊花链状拓扑,可比ddrclk线长1000-2500mil,绝对不能短 DDR数据线,ddrdqs,ddrdm线:线宽5mil,内部间距15mil,外部间距20mil,最好在 同一层布线.数据线与时钟线的线长差控制在50mil内. 2. 根据上述要求,我们在allegro中设置不同的约束 针对线宽(physical),我们只需要设置3个约束:DDR_CLK, DDR_ADDR,

DDR_DATA 设置好了上述约束之后,我们就可以将这些约束添加到net上了.点击physical rule set 中的attach……,再点击右边控制面板中的more, 弹出对话框 如上图所示,找到ckn0和ckp0,点击apply,则弹出 选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply, 弹出 即这两个net已经添加上了NET_PHYSICAL_TYPE属性,且值为DDR_CLK. 类似的,可以将DDR数据线,数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE设 为DDR_DATA, DDR地址线,片选线,和其他控制线的NET_PHYSICAL_TYPE设为 DDR_ADDR. 上述步骤完成后,我们就要将已经设好的约束分配到这些net group上. 如下图点击assignment table…… 弹出对话框 如下图所示,我们对不同的信号组选择各自的physical约束 有人可能会问,为什么你这还有area0,area1啊这是因为你的这些约束有的地方不可 能达到的,比如在bga封装的cpu内,你引线出来,线间距不可能达到

Allegro PCB设计

第八章Allegro PCB设计 本章主要讲解如何使用Cadence公司的PCB Editor软件来进行印制电路板（PCB）的设计。由于前面已经讲述了焊盘以及PCB封装的制作，本章主要讲解如何创建PCB外形框图符号、PCB Editor的使用、PCB设计的规则设置以及PCB设计的布局、布线等几个方面。 对于一个项目的设计，如果把原理图的设计看作设计的前端，那么PCB设计就是这个项目的后端，PCB设计是由原理图设计来约束、决定的，一个项目的PCB设计是从原理图输出到PCB设计环境开始的。 一、PCB Editor软件介绍 1、PCB Editor软件的打开 在前面的学习过程当中，我们一直是从项目界面中点击“Layout”按钮来启动PCB Editor软件，另一种方法就是直接启动“开始菜单/程序/Allegro SPB 15.5.1/PCB Editor”。 2、Allegro界面 Allegro是Cadence公司的PCB设计工具，提供了一个完整、易操作的PCB 设计环境，其用户界面包括、标题栏、菜单栏、工具栏、编辑窗口、控制面板、状态栏、命令栏及视窗栏组成，如图8_1所示。 8_1

下面详细介绍一下各栏： 1）标题栏 标题栏是显示当前打开的界面的位置及所选的模块信息。 2）菜单栏 Allegro的菜单栏共由File（文件类）、Edit（编辑类）、View（查看类）、Add （添加类）、Display（显示类）、Setup（设置类）、Shape（敷铜类）、Logic（逻辑类）、Place（布局类）、Route（布线类）、Analyze（分析类）、Manufacture（制造类）、Tools（工具类）以及Help（在线帮助）等14个下拉菜单组成。 （1）File 文件类的下拉菜单中的命令主要包括：新建、打开、查看最近的设计及保存文件，输入、输出一些文件信息，查看一些临时文件，打印设置、打印预览、打印、设定文件属性、更改产品模块，录制scr文件及退出命令。 （2）Edit 编辑栏的下拉菜单中主要包括：移动、复制、镜像、选装、更改、删除、敷铜（Z-copy）、负片层处理、调整线、编辑字符、编辑组、编辑属性、编辑网名的属性、前进及返回上一步命令。 （3）View 查看栏的下拉菜单主要是有关界面的操作，如放大显示、缩小、适中显示、颜色的设置、更新及用户自定义界面等命令。 （4）Add 添加栏的下拉菜单主要包括：添加一条线、添加一个圆弧、添加一个圆、添加矩形、添加字符等命令。 （5）Display 显示栏的下拉菜单中包括：各条目颜色的设置、查看信息、测量、查看各属性、高亮显示、取消高亮显示、显示特定的飞线、不显示飞线等命令。 （6）Setup 设置栏的下拉菜单主要是对Allegro的属性进行设置，如制图参数设置、制图状态设置、字号的设置、设置子层、设置叠层结构及材料、设置过孔、设置规则、定义属性、定义列表、设置特定的区域、设置边框及用户自定义的设置等命令。 （7）Shape 敷铜栏的下拉菜单主要是有关正片敷铜的一些命令，这里的敷铜不仅仅是信号层的敷铜，也包括一些区域和禁止布线区域等。此下拉菜单主要包括：敷铜、选中一个敷铜或避让、手动避让、编辑敷铜的边界、删除孤立的铜、改变敷铜的类型、合并敷铜、检查及动态敷铜的设置等。 （8）Logic 逻辑栏的下拉菜单主要是有关逻辑类的操作，如更改网名、定义网络拓扑、定义差分对、定义直流变量、更改位号、定义分部分、终端分配等命令。 （9）Place 布局栏的下拉菜单基本上都是与布局相关的操作，如手动添加元件、自动添加元件、自动布局、调整引脚映射、更新库、更新设置文件等。 （10）Route

ASIC设计cadence自动布局布线工具_图文(精)

本节将使用综合工具(Design Compiler 对一个 8位全加器逻辑综合,并产生一个门级网表;利用该网表使用自动布局布线工具(Silicon Ensemble 生成一个全加器的版图。 首先输入 8位全加器 verilog 代码: module adder8(Cout,S,A,Cin; output Cout; output [7:0]S; input [7:0]A; input [7:0]B; input Cin; reg [8:0]SUM; reg [7:0]S; reg Cout; wire [7:0]A,B; always @(Aor B or Cin begin SUM [8:0]=A+B+Cin; S =SUM [7:0]; Cout =SUM [8];

end endmodule 打开综合工具 DC (psyn_gui& File->Read..

读入代码

File->Setup..设置 3 个相关工艺库将带红色 *号的 3

个库设置如下图 Design->CompileDesign.. 编译 Schematic->NewDesign Schematic View.. 可以看到综合后的顶层结构通过双击 C1模块还可以看到全加器的门级结构 为了后面自动布局布线的需要, 这里我们要将这个综合结果保存为 adder8_nl.v 门级网表。 在 psyn_gui-xg-t> 后输入如下命令 下面进行自动布局布线 (一下有路径出现的地方要特别注意打开 Silicon Ensemble (sedsm & File->Import->LEF… 导入库的转换格式 注意此文件的路径! File->Import->Verilog… 导入工艺库(此库为 verilog 描述的标准单元,包含各种延时信息

allegro差分布线知识

Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001 Author :SOFER Create Date :2005-5-30 Rev :1.00

Allegro 15.x差分线布线规则设置 文档内容介绍： 1.文档背景 (3) 2.Differential Pair信号介绍 (3) 3.如何在Allegro中定义Differential Pair属性 (4) 4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8) 5.怎样设定Differential Pair对与对之间的间距 (11)

1.文档背景 a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线 大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。 b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都 一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。 c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然 Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。 2.Differential Pair信号介绍 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 …… 由于篇幅问题，这里对差分信号不做深入介绍了。

Allegro Layout 注意事项

Allegro Layout 注意事项 一、导入结构图，网络表。 根据要求画出限制区域ROUTE KEEPIN, PACKAGE KEEPIN,（一般为OUTLINE内缩40mil），PACKAGE KEEPOTU，ROUTE KEEPOUT(螺絲孔至少外扩20 mils); 晶振,电感等特殊器件的MOA T区。 二、布局，摆元器件。 设置W/S 走线规则。 画出板边ANTI ETCH，在ROUTE KEEPIN之内每一层画20MIL的环板GND Shape （电源层Shape板边比GND层内缩40 MIL） 三、布线 1、特殊信号走线： 泛指CLOCK、LAN、AUDIO 等信号（此区块的处理请一次性完成，不要留杂线） A、进出CHIP(集成电路芯片) 的TRACE要干净平顺 B、进出Connector 时要每一颗EMI零件顺序走过 C、Connector的零件区内走线，Placement净空（只出不进） 2、高速信号走线：泛指FSB、DDR、等信号 A、表层走线尽量短，绕等长时以内层为主。 B、走线需注意不可跨PLANE ，不可进入大电流的电感、MOS区及其它电路区块（MOAT） C、走高速线区块时，顺手把附近的杂线，POWER、GND VIA 引出 D、请看Guideline 处理走线（避免设置时的失误） 3、BGA走线注意事项： A、BGA走线一律往外走（如需内翻时请先告知），走线预留十字电源通道。BGA中以区块走线的方式，非其本身的信号不要进入。 B、当BGA的TRACE 在经过特殊信号处理，及BUS线处理等过程后整个BGA已完成2/3的走线时，可将剩余的所有TRACE引出BGA，以完成BGA区域处理。 C、BGA走线清完后，请CHECK 于GND PLANE 的BGA区，CHECK PLANE是否过于破碎、导通不足，请调整OK 4、CLK信号走线： A、CLK 信号必须用规定的层面和线宽走线、长度符合要求，走线时应少打VIA（一个网络信号一般不多于2个）、少换层，不能跨PLANE B、CLK信号输出先接Damping电阻（阻抗匹配），再接电容（滤除噪声），再由电容接出 C、CLK线要尽量远离板边（>300MIL），应避免在SLOT槽、BGA等重要组件中走线 D、CLK Generator下方要净空，下方通常每层会铺GND SHAPE，并打GND VIA， CLK Generator的GND PIN可以内引接到SHAPE上， 5、SHAPE 注意事项： A、板上大电流信号的SHAPE （例如：+VBAT、+V AC_IN、、、等），此为进入板内的主电源，线宽要足够大，请尽量保持SHAPE 宽度，如有其它信号在上面打VIA，注意VIA方向，不要使SHAPE 在VOID 后过于破碎，影响信号导通。 B、CHECK VCC PLAN时注意SHAPE被隔断或不足、VIA被隔开，及PIN造成两端SHAPE短路状况 6、线宽参考： A、所有电源组，线宽约20～40MIL ，所有*REF*信号、电流、电压FEEDBACK信号约 W＝12～20MIL ，其它区域电源电路，控制信号约W＝15～20MIL B、POWER区、AUDIO区电路未设线宽的信号约W＝10～12MIL ， C、AUDIO、CRT、USB、CLOCK、耗电量约W＝40MIL ; CARD BUS、LAN、LVDS、IDE、CDROM耗电量约W ＝60～80MIL;若共享主线时，线宽加倍 7、包地线： 当TRACE有包GND时，要在GND TRACE上不等距加GND VIA，但此VIA 不可与其它GND信号共用 四、后置检查 1、重叠零件CHECK，零限高是否有元件摆入，结构是否有对准。（布局完成后CHECK） 2 板子MARK点，零件光学定位孔是否OK

AllegroCB布局

Allegro PCB 布局 孙海峰完成电路原理图设计绘制、元件封装创建以及原理图网表导入PCB这一系列操作后，就要开始进行PCB的布局布线了，这是PCB板设计的主要工作。 其中PCB布局是EDA设计的重要环节，在PCB设计过程中，正确的电路板元件布局，及正确的布线方向可以有效地防止噪声干扰。 PCB布局主要有两种方式，交互式布局和自动布局，设计者通常时在自动 布局的基础上以交互式布局进行调整。布局的具体流程，是这样的： 1、布局准备，包括绘制PCB板框、确定机构件（定位孔、对接孔等）位置、标注重要网络（电源、地等）； 2、进行布局，根据原理图布局，可以自动布局，也可以手动布局； 3、布局后的检查，包括检查元件空间上是否冲突、是否排列整齐等操作。接下来，就来 看看PCB时如何进行布局的。 一、创建电路板 进行电路板设计之前，需要首先确定电路板的尺寸、板层、材料等基本要求，而后才能在电路板上进行布局布线等操作。 建立电路板有两种方式，即：手动建立方式和向导建立方式。下面分别来说明这两种建立方式。 1、手动建立电路板 （1）建立新的PCB项目文件：在PCB Editor工作界面上执行File/New命令，在弹出的New Drawing对话框中选择Board来进行电路板设计来建立电路板设计，并确定文件路径和名称如下图。 Rrv l^r nwiDM u 內乂cf bncyiaj E:lPQfl/-afc[r：-i唯1 Drs?响咗包am: 0413j J?」] |匸mH”■ nit ' Goatd 貝 I-M JS PflC-1旳？'T-TTt T 山 乂：事审V （2）基本设置：执行Setup/Design Parameters 命令，在弹出的Design Parameter Editor 对话框中设定进行页面的基本设置

ALLEGRO常见问题大全

ALLEGRO常见问题大全 Q: Allegra中颜色设置好以后，应该可以导出相关设置文件，下次碰到不同设置的板子，看着难受就可以直接读入自己的文件改变设置了 A:16.2版本的可以这样做：file->export->parameters,选中颜色就行了，其它的参数一样可以保存。 Q:ALLEGRO 自动布线后,为直角.如何调整成45度角走线 A: ROUTE --GLOSS---PARAMETERS---CONVERT CORNET TO ARC 一、群组布线;群组布线包括总线布线和一次布多外Trance. 1.一次布多个Trance .鼠标左键进行选择多外PIN,或VIA. 同时可以在布线过程中用右键切换到单线模式。群组布线只能在一个层中，不允许打过孔。也可以在群组布线过程中，右键，“CHANGE Control Trace” Cadence CIS即原理图中，放大缩小缩小的快捷键按住CTRL键+鼠标中间滚轮） 5. ALLEGRO 出光绘文件前，最好加个PHOTO_OUTLINE,确认输出光绘文件的范围 Class: manufacture — Subclass: photoplot outline 6. 光绘设置详解https://www.sodocs.net/doc/7e3776136.html,/bbs/viewthread.php?tid=28&page=1 ALLEGRO 标注 1. dimension linear : 对于比较规则，简单的板子，通常采用. 2.dimension datum ：对于较复杂的板子可以采用。 先确定一个基准点，接下来对每个点所标注的数据都是相对基准点的坐标值。 Manufacture------dimension/draft -----dimension linear / dimension datum 2. 表层铺铜时，由于铺铜和PIN 的间距问题，在PIN 和PIN 之间经常产生一些尖角。 产生这种原因的解决办法： 一。一个一个修改Boundary 二。直接操作：在Add Shape 后，shape ---parameters 里，Create pin Voids 选中IN line

allegro教程之基本规则设置布线规则设置线宽及线间距的设置

A l l e g r o教程之基本规则设置布线规则设置线宽及线间距的 设置 -CAL-FENGHAI.-(YICAI)-Company One1

在PCB设计过程中，需要通过设置各种规则，以满足各种信号的阻抗。比如，常用的高速差分线，我们常控的100欧姆，那么到底走多宽的线以及差分线之间的间距到底是多少，才能满足设计要求的100欧姆阻抗呢本文就对 Allegro 种的基本规则设置做一个详细的讲解。 注：本文是基于 Allegro 15 版本的。对于16版本不适用。 首先需要打开规则管理器，可通过以下三种方式打开： 一、点击工具栏上的图标。 二、点击菜单Setup->Constraints 三、在命令栏内输入 "cns" 并回车 打开的规则管理器如下：

在最上面一栏有一个On-line DRC，这是对画板过程中不停检测是否违反规则，并可产生DRC。一般我们都默认开启。可以实时查看产生的 DRC 错误，并加以修正。 接下来的 Spacing rule set 是对走线的线间距设置。比如对于时钟线、复位线、及高速查分线。我们可以再这里面加一规则，使其离其它信号线尽可能的远。 Physical(lines/vias)rule set 是针对各种物理规则设置，比如线宽，不同信号线的过孔等。例如我们可通过电源网络的设置，使其默认线宽比普通信号走线更粗，已满足走线的载流能力。 现针对一个时钟及电源，分别设置间距规则和物理规则。

首先筛选网络，对于需要设置线间距规则的网络赋上 Net_Spacing_Type 属性、而对于需要设置线宽规则的网络赋上 Net_Physical_type 。而对于即要线间距和线宽规则约束的网络，可将Net_Spacing_Type 及Net_Physical_type 属性同时赋上。 本例针对的时钟网络，只需要对其赋上Net_Spacing_Type ，方法如下：点击菜单 Edit->Properties 然后在右侧 Find 一栏中选择 Nets 。如下图所示：

Allegro高级教程-17个步骤让你掌握

Allegro®是Cadence推出的先进PCB设计布线工具。Allegro提供了良好且交互的工作接口和强大完善的功能，和它前端产品Cadence®OrCAD® Capture的结合，为当前高速、高密度、多层的复杂PCB设计布线提供了最完美解决方案。 Allegro拥有完善的Constraint设定，用户只须按要求设定好布线规则，在布线时不违反DRC就可以达到布线的设计要求，从而节约了烦琐的人工检查时间，提高了工作效率！更能够定义最小线宽或线长等参数以符合当今高速电路板布线的种种需求。 软件中的Constraint Manger提供了简洁明了的接口方便使用者设定和查看Constraint宣告。它与Capture的结合让 E.E.电子工程师在绘制线路图时就能设定好规则数据，并能一起带到Allegro工作环境中，自动在摆零件及布线时依照规则处理及检查，而这些规则数据的经验值均可重复使用在相同性质的电路板设计上。 Allegro除了上述的功能外，其强大的自动推挤push和贴线hug走线以及完善的自动修线功能更是给用户提供极大的方便；强大的贴图功能，可以提供多用户同时处理一块复杂板子，从而大大地提高了工作效率。或是利用选购的切图功能将电路版切分成各个区块，让每个区块各有专职的人同时进行设计，达到同份图多人同时设计并能缩短时程的目的。 用户在布线时做过更名、联机互换以及修改逻辑后，可以非常方便地回编到Capture线路图中，线路图修改后也可以非常方便地更新到Allegro中；用户还可以在Capture与Allegro之间对对象的互相点选及修改。 对于业界所重视的铜箔的绘制和修改功能，Allegro提供了简单方便的内层分割功能，以及能够对正负片内层的检阅。对于铺铜也可分动态铜或是静态铜，以作为铺大地或是走大电流之不同应用。动态铜的参数可以分成对所有铜、单一铜或单一对象的不同程度设定，以达到铜箔对各接点可设不同接续效果或间距值等要求，来配合因设计特性而有的特殊设定。 在输出的部分，底片输出功能包含274D、274X、Barco DPF、MDA以及直接输出ODB++等多样化格式数据当然还支持生产所需的Pick&Place、NC Drill和Bare-Board Test等等原始数据输出。Allegro所提供的强大输入输出功能更是方便与其它相关软件的沟通，例如ADIVA、UGS(Fabmaster)、VALOR、Agilent ADS…或是机构的DXF、IDF………。为了推广整个先进EDA市场,Allegro提供了Cadence?OrCAD?Layout、PADS、P-CAD等接口，让想转换PCB Layout软件的使用者，对于旧有的图档能顺利转换至Allegro中。Allegro有着操作方便，接口友好，功能强大，整合性好等诸多优点，是一家公司投资EDA软件的理想选择。 一.零件建立 在Allegro中,Symbol有五种,它们分别是Package Symbol、Mechanical Symbol、Format Symbol、Shape Symbol、Flash Symbol。每种Symbol均有一

allegro多人合作PCB布局走线步骤

allegro多人合作PCB布局走线步骤 allegro具有多人合作的灵活性，一块比较复杂的PCB可以多人分模块设计，然后通过简单的几个步骤就可以将各个模块衔接起来。这样可以提高工作效率和缩短PCB开发时间。下面以一块PCB为实例向你介绍操作方法。 Allegro 版本：16.3 1.多人布局 如上图，假如A同事布局好了一块功能模块，现B同事需要调用A同事完成好的布局。 点击File->Export->Placement 默认Export就可以了。

下是B同事没有布局空白区域， 现导入A同事的布局 File->Import->Placement

和A同事的布局就一模一样了 注意：A和B同事的文件必须是同一文件，原点必须在同一位置。 2.多人布线。 Allegro的多人布线是通过sub-drawing来实现的，多人合作最好是分模块分区域设计，各同事走线尽量不要进入其他同事的区域。首先设置下allegro的环境参数中sub-drawing路径，Setup->User preference->Paths->config->clippath 双击现在路径指定到你想存入的位置。OK两次关闭对话框。 下图是B同事完成的走线。 现需要将它粘贴到A同事的文件中。

点击File->Export->sub-drawing 在Find面板中勾选你想要输出的东西， 在options面板中保留你想要的输出 然后按住鼠标左键拖出你想输出的PCB部分

选中的部分会高亮 在命令栏中输入x 0 0，它代表你输出是以原点为参考点的。 然后会弹出对话框 记住这个路径很重要，一定要是我们先前设置环境参数时你所定义的路径，要不导入时你会找不到这个输出的文件。

allegro手工布线

PCB布线 4.3布线 布线前可先将网格设置成合适的参数，具体操作过程可以参考前面的章节，这里就不重复了。 4.3.1手工拉线 首先点击工具栏左上角的图标按钮，将模式切换到Etchedit模式。然后点击左边的Find按钮，在弹出的面板中，点击All On按钮，将该模式下的所有对象选中。如图4.55所示。 图4.55Find面板 在allegro中拉线是一件很轻松的事情，方法有很多种，下面介绍三种常用的方法。 (1)选择Route->Connect菜单如图4.56所示。或者直接点击工具栏左边的图标按钮。 图4.56Add Connect菜单 点击右边的Options按钮，弹出布线的Options面板。如所示。

图4.57布线的Options面板 ·Act中显示的为当前的层； ·Alt显示的为将要切换到的层； ·Via中显示为选择的换层时用的过孔； ·Net中显示当前走线的网络，如果点击了某个管脚，即开始布线，则显示该网络名称，否则显示的是Null Net； ·Line Lock中显示的是走线的形式和走线时的拐角。走线形式有Line(直线)和Arc(弧线)两种；走线拐角有Off(无拐角)、45(45°拐角)、90(90°拐角)； ·Miter显示管脚的设置，如图 4.57中1x width和Min表示斜边长度至少为一倍的线宽，但当在Line Lock中选择了Off时此项就不会显示； ·Line width显示的是设置的线宽大小； ·Bubble显示的为推挤走线的方式。其中Off为关闭推挤功能；Hug only为当前走的线遇到已存在的线的时候采取绕过的方式，即原来的线不动。Hug preferred，已存在的线“拥抱”新走的线；Shove preferred已存在的新走的线推挤； ·Shove vias显示的为推挤过孔的方式。其中Off为关闭推挤功能；Minimal为最小幅度的去推挤Via；Full为完全地去推挤Via； ·Gridless复选框表示走线是否可以在格点上； ·Smooth显示的为自动调整走线的方式。其中Off为关闭自动调整走线功能；Minimal为最小幅度的调整；Full为完全地去调整； ·Snap to connect point复选框表示走线是否从Pin、Via的中心原点引出； ·Replace etch复选框表示走线是否允许改变存在的Trace，即不用删除命令。在走线时若两点间存在走线，那么再次添加的走线时旧的走线将被自动删除。 设置好Options面板中的参数后，在画图区域内单击需要添加走线的Pin或者Trace，移动鼠标就走出一根线，在需要换层的地方双击左键后就会添加一个过孔，或者点击鼠标右键选择Add Via添加过孔，如图4.58所示。画好线后右键选择Done完成拉线。

Allegro PCB后处理

Allegro PCB后处理 ——孙海峰在完成PCB的布局、布线和覆铜工作后，要做些后续处理工作，包括可装配性检查、测试点生成等，而后才能输出可供厂家生产的PCB光绘文件。 接下来按照顺序，来具体阐述Allegro PCB 的后处理。 一、设计的可装配性检查 设计的可装配性检查就是DFA检查，是检查设计中的元件装配方面问题。检查对象包括：元件间距、引脚跨距、焊盘跨距轴向、过孔及测试点等。在可装配性检查时，PCB设计中与约束不一致时将会以DRC形式标示出来。 在Allegro PCB工作界面中执行Manufacture/DFx check（legacy）命令，弹出Design For Assembly对话框，可进行设计的可装配性检查。 在该对话框中，点击Constraint Setup可对设计的可装配性进行规则设置，如下图，点击Run Audit可根据规则设置进行DFA检查，点击Report即可查看检查报告。

接下来，对DFA Audit Setup对话框进行详细的解释，这也就是可装配性检查的基本项目介绍。 1、检查元件间距 为了确保满足组装、调试和维修所需要的元件间隔要求，在PCB完成后，还需要对元件间距进行检查。 在DFA Audit Setup对话框中，点击component_clearance_audit/Default，则在下方Constraints窗口进行规则设置。 其中可设置：设定规则名称；选择所需检查元件间距的两元件；规则具体设置。其中：Edge1和Edge2设定间隔检查时所用元件的边界，Layer设定检查间距的板层，Units设定显示单位，Spacing设定最小间距，Subclass设定检查元件间距时按照Assembly还是Place_Bound层。 2、检查元件 元件检查包括：（1）元件摆放方向是否适合焊接；（2）元件是否摆放在允许摆放的两个板层Top、Bottom或者Either。 在DFA Audit Setup对话框中点击component_orientation_layer_audit，在下方Constraints窗口如下图。 其中上半部分选择所需检查的元件，而后Layer用以设定元件所在板层，Orientation用以设定元件摆放的角度。

Allegro教程之基本规则设置布线规则设置线宽及线间距的设置

在PCB设计过程中，需要通过设置各种规则，以满足各种信号的阻抗。比如，常用的高速差分线，我们常控的100欧姆，那么到底走多宽的线以及差分线之间的间距到底是多少，才能满足设计要求的100欧姆阻抗呢？本文就对Allegro 种的基本规则设置做一个详细的讲解。 注：本文是基于Allegro 15 版本的。对于16版本不适用。 首先需要打开规则管理器，可通过以下三种方式打开： 一、点击工具栏上的图标。 二、点击菜单Setup->Constraints 三、在命令栏输入"cns" 并回车 打开的规则管理器如下：

在最上面一栏有一个On-line DRC，这是对画板过程中不停检测是否违反规则，并可产生DRC。一般我们都默认开启。可以实时查看产生的DRC 错误，并加以修正。 接下来的Spacing rule set 是对走线的线间距设置。比如对于时钟线、复位线、及高速查分线。我们可以再这里面加一规则，使其离其它信号线尽可能的远。 Physical(lines/vias)rule set 是针对各种物理规则设置，比如线宽，不同信号线的过孔等。例如我们可通过电源网络的设置，使其默认线宽比普通信号走线更粗，已满足走线的载流能力。 现针对一个时钟及电源，分别设置间距规则和物理规则。 首先筛选网络，对于需要设置线间距规则的网络赋上Net_Spacing_Type 属性、而对于需要设置线宽规则的网络赋上Net_Physical_type 。而对于即要线间距和线宽规则约束

的网络，可将Net_Spacing_Type 及Net_Physical_type 属性同时赋上。 本例针对的时钟网络，只需要对其赋上Net_Spacing_Type ，方法如下： 点击菜单Edit->Properties 然后在右侧Find 一栏中选择Nets 。如下图所示： 如果你知道PCB上网络名，那么你可以直接在PCB上选择一个网络。假如你并不知道到底哪个网络是时钟，那么你可以选择Find下面的More

Allegro 教程之 基本规则设置 布线规则设置 线宽及线间距的设置

https://www.sodocs.net/doc/7e3776136.html,凝风网原创在PCB设计过程中，需要通过设置各种规则，以满足各种信号的阻抗。比如，常用的高速差分线，我们常控的100欧姆，那么到底走多宽的线以及差分线之间的间距到底是多少，才能满足设计要求的100欧姆阻抗呢？本文就对Allegro 种的基本规则设置做一个详细的讲解。 注：本文是基于Allegro 15 版本的。对于16版本不适用。 首先需要打开规则管理器，可通过以下三种方式打开： 一、点击工具栏上的图标。 二、点击菜单Setup->Constraints 三、在命令栏内输入"cns" 并回车 打开的规则管理器如下：

https://www.sodocs.net/doc/7e3776136.html,凝风网原创 在最上面一栏有一个On-line DRC，这是对画板过程中不停检测是否违反规则，并可产生DRC。一般我们都默认开启。可以实时查看产生的DRC 错误，并加以修正。 接下来的Spacing rule set 是对走线的线间距设置。比如对于时钟线、复位线、及高速查分线。我们可以再这里面加一规则，使其离其它信号线尽可能的远。 Physical(lines/vias)rule set 是针对各种物理规则设置，比如线宽，不同信号线的过孔等。例如我们可通过电源网络的设置，使其默认线宽比普通信号走线更粗，已满足走线的载流能力。

https://www.sodocs.net/doc/7e3776136.html,凝风网原创 现针对一个时钟及电源，分别设置间距规则和物理规则。 首先筛选网络，对于需要设置线间距规则的网络赋上Net_Spacing_Type 属性、而对于需要设置线宽规则的网络赋上Net_Physical_type 。而对于即要线间距和线宽规则约束的网络，可将Net_Spacing_Type 及Net_Physical_type 属性同时赋上。 本例针对的时钟网络，只需要对其赋上Net_Spacing_Type ，方法如下： 点击菜单Edit->Properties 然后在右侧Find 一栏中选择Nets 。如下图所示：