A31s hardware design checklist

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A31s HARDWARE DESIGN CHECKLIST

Version:V1.0Date:2012-2-4

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目录

1.CPU&Beside CPU (3)

2.POWER (4)

3.DRAM (8)

https://www.sodocs.net/doc/2f3004844.html,B (11)

5.HDMI (11)

6.AUDIO (12)

7.KEY (13)

8.CSI (14)

9.LCD (15)

10.NAND FLASH (15)

11.CARD (16)

12.WIFI (17)

13.GPS (17)

14.MOTO (18)

15.G-SENSOR (19)

16.TP (19)

17.3G (19)

附A驻极体MIC应用指导 (21)

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1.CPU&Beside CPU

Item

CPU package与Datasheet必须保持一致。

中间接地焊盘建议用“井”字连接，以减小过孔的阻抗。

3

2.POWER

4

2、BAT放电路径为VBT->采样电阻->外部PMOS->PS，走线线宽>=120mil；采样电阻的引线必须从焊盘两端平行向外拉出；先用40mil从电阻焊盘引出，之后再加大线宽

到>120mil；如下图所示。

5

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1、BATSENSE 、LOADSENSE 与采样电阻间的走线采用6-10mil ，CHSENSEN 、CHSENSEP 与限流电阻间的走线采用6-10mil ；采样电阻/限流电阻的引线必须从焊盘两端平行向里拉出，如下图所示。

72、CHSENSEN 要避免受到LX_CHG 干扰，必须通过地线作隔离,如下图所示。

5采样电阻和限流电阻的滤波电容尽量靠近电阻放置。6充电电路走线不要与其它走线平行。

7VREF 的电容要尽量靠近Pin 脚，接地点尽量远离DCDC ，避免干扰。

8

为了避免DCDC 对VREF 的影响，必须将地层紧邻摆放PMU 器件的层摆放，如PMU 及电感器件放在顶层，则地层应该放在第二层，利用地层屏蔽DCDC 工作时对VREF 的干扰。

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DCDC 和charger 的输入端VIN1-5和VIN_CHG 的输入滤波电容应尽量靠近输入Pin 脚，输入通路最好先经过电容后进Pin 脚，以达到更好的滤波效果。10USBVBUS 、ACIN 的线宽>150mil

11PS 、VDD-GPU 、VDD-CPU 、VCC-DRAM 及相应的LX 和VIN 的线宽>=120mil 。

12VCC-3V3、VDD-SYS 及相应的LX 和VIN 的线宽全都必须>=80mil 。

13DCDC1反馈线需要为DC1SW 供电，线宽>=50mil 。14DCDC5反馈线需要为DC5LDO 供电，线宽>=30mil 。15LDO 输入线宽>=80mil ，输出线宽根据负载电流决定(建议30mil 以上)。

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电池放置位置尽量靠近电池连接点，尽量减小连接线的长

8度，并使用较粗的连接线，以减小连接线内阻和压降。17

地线连接到PMIC 底部的PAD 时，可用较细线从Pin 脚引出，然后再改成粗线，如下图：

18PMIC 底部需要留一个完整的地，以便IC 散热，如果条件允许的情况下，面积至少预留10*10mm2

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GPIO0/LDO 的输出电容必须无限靠近PMIC 的PIN 脚。

3.DRAM

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如上图所示，分别为4层PCB 与6层PCB 的层叠结构。常见的FR4板材介电常数（Er ）都会介于4.0~4.5。常用的FR41080pp 板型厚度为2.8~3mils 。建议TOP/BOTTOM 与相邻参考平面间采用1080PP 板。同时，需要说明的是，对于6层板，DRAM 部分3层信号走线是可以完成的。如果对于其他的局部信号需要4层走线，可以L3/L4同时走线，但这两层走线需要尽可能垂直交叉走线，避免平行走线。走线宽度与间距说明2

数据信号包括：DQMx ，DQx ，DQSx 。

地址/控制信号包括：Ax ，BAx ，CS ，WE ，CAS ，RAS ，ODT ，CKE ，RST 。

时钟信号包括：CK ，CK#。

在保证以上提到的层叠结构的基础上：

1、数据信号（DQSx 除外）走线宽度为4mils ，间距（边到边）为8mils 。

2、DQSx/DQSx#为差分信号，差分对的走线宽度为4.5mils ，间距为8mils ，同时与其他信号的间距保持≧10mils 。

3、地址控制信号走线宽度为4mils ，间距为8mils 。

CK/CK#为差分信号，走线宽度为4.5mils ，间距为8mils ，同时与其他信号的间距保持≧10mils 。

4、关于阻抗调整：采用本文所规定的层叠结构，与线宽线距，就不需要板厂进行阻抗调整。很多情况下，会因为板厂的阻抗调整不当，导致走线的间距变小，串扰急剧增大，最后方案无法量产。

过孔说明

3

如下图所示，SOC 通过过孔扇出时，必须保证过孔间的

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铜皮能连通。对于0.65Pitch的SOC，在IC扇出的地方，过孔采用8/14mils，反焊盘采用3.5mils。对于0.8Pitch的SOC，过孔采用10/18mils，反焊盘采用4mils。

如下图所示，对于SOC底下通过过孔扇出的信号必须保证回流路径不被反焊盘打断。

如下图所示，DRAM部分Layout的走线必须保证回流路径不能被过孔反焊盘打断。过孔采用8/14mils，反焊盘4mils。

https://www.sodocs.net/doc/2f3004844.html,B

在进行模块设计的时候，优先考虑USB的布线位置，并保证USB走线的长度控制在4000mil以内。

USB D+/D-走线过孔不超过2个。

D+和D-信号走线不能分叉。

5.HDMI

11

123差分走线过孔不超过2个。4按差分100欧姆走线。

5

HDMI 信号线<3000mil ，并行走到连接器处即可，不要采用“蛇形走线”；差分线对内、对间尽量等长，相互误差约<200mil 。

6.AUDIO

7.KEY

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8.CSI

14

15不要分开太远，保证电源到达摄像头模组以及信号达到主控CSI

的一致性。4

CSI-MCLK 和CSI-PCLK 需要各自包地，并保证较少的换层（MCLK 2层以内，PCLK 2层以内）连接到Camera connector 。PCLK 和DATA 走线长度保证一致。

5CSI 的数据线和MCLK/PCLK/HSYNC/VSYNC 的走线需等长。关键是数据线与PCLK 要等长，相差不要大于30%。6

A VDD-CSI 的camera 端电容必须靠近camera 座。

9.LCD

10.NAND FLASH

1VPS的上下拉是否有参照相应NAND的DATASHEET作处理，VPS上下拉处理如下表

厂商VPS上下拉电阻处理

Micron/Intel默认均不焊

Hynix默认均不焊

Samsung27nm(k9GBG08U0A):pull up

Other:NC

Toshiba24nm:(TC58NVG5D2HTA00,

TC58NVG6D2GTA00,

TH58NVG7D2GTA20):pull up

2

3采用NAND FLASH时BOOT-SEL0和BOOT-SEL1的接地电阻不贴。

4采用eMMC NAND时BOOT-SEL0悬空，BOOT-SEL1的接地电阻贴上。

11.CARD

16

12.WIFI

13.GPS

17

14.MOTO

18

15.G-SENSOR

16.TP

17.3G

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2PHINP、PHINN、PHOUTP、PHOUTN网络须串接1uF 隔直电容。

3PCM的连接方式如下：

主控端----baseband端

PCM-CLK----PCM-CLK

PCM-SYNC----PCM-SYNC

PCM-DOUT----PCM-DIN

PCM-DIN----PCM-DOUT

4UART的连接方式如下：

主控端----baseband端

UART-RX----UART-TX

UART-TX----UART-RX

UART-RTS----UART-CTS

UART-CTS----UART-RTS

18.PCB COPPER

为防止电源辐射，最好将电源层内缩，尽量遵循规则。

一个H（电源和地之间的介质厚度）为单位，若内缩

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